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1. (WO2007055008) RÉCEPTEUR, CIRCUIT DE DÉTECTION D'ERREUR ET PROCÉDÉ DE RÉCEPTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/055008    N° de la demande internationale :    PCT/JP2005/020602
Date de publication : 18.05.2007 Date de dépôt international : 10.11.2005
CIB :
H04J 11/00 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
WATANABE, Ryousuke [JP/JP]; (JP) (US Seulement)
Inventeurs : WATANABE, Ryousuke; (JP)
Mandataire : HATTORI, Kiyoshi; HATTORI PATENT OFFICE Hachioji Azumacho Center Building 9-8, Azuma-cho, Hachioji-shi Tokyo 1920082 (JP)
Données relatives à la priorité :
Titre (EN) RECEIVER, ERROR DETECTION CIRCUIT, AND RECEPTION METHOD
(FR) RÉCEPTEUR, CIRCUIT DE DÉTECTION D'ERREUR ET PROCÉDÉ DE RÉCEPTION
(JA) 受信装置、誤差検出回路及び受信方法
Abrégé : front page image
(EN)With a small scale circuit configuration, a difference between a received signal and a symbol timing in a receiver is detected so as to suppress the variation of an error signal due to the input level variation of the received signal. A delay unit (2) delays a received signal by one valid symbol interval. A correlation processor (3) calculates a correlation signal from the product of the received signal and the delayed received signal. An integral processor (4) calculates an integral value of the correlation signal. An accumulator (51) accumulates the integral value in a predetermined interval before a symbol start timing in the receiver. An accumulator (52) accumulates the integral value in a predetermined interval after the symbol start timing. An error signal generator (53) generates an error signal which is obtained by normalizing the difference between a first addition result by the accumulator (51) and a second addition result by the accumulator (52) by the sum of the first and second addition results.
(FR)Selon l'invention, avec une configuration de circuits à échelle réduite, on détecte une différence entre un signal reçu et un séquencement de symboles dans un récepteur de façon à supprimer la variation d'un signal d'erreur due à la variation de niveau d'entrée du signal reçu. Une unité de retard (2) retarde un signal reçu d'un intervalle valide de symbole. Un processeur de corrélation (3) calcule un signal de corrélation à partir du produit du signal reçu et du signal reçu retardé. Un processeur d'intégration (4) calcule une valeur intégrale du signal de corrélation. Un accumulateur (51) accumule la valeur intégrale dans un intervalle prédéterminé avant un séquencement de début de symbole dans le récepteur. Un accumulateur (52) accumule la valeur intégrale dans un intervalle prédéterminé après le séquencement de début de symbole. Un générateur (53) de signal d'erreur génère un signal d'erreur, qui est obtenu en normalisant la différence entre un premier résultat d'addition réalisé par l'accumulateur (51) et un second résultat d'addition réalisé par l'accumulateur (52), par la somme des premier et second résultats d'addition.
(JA) 小規模な回路構成で受信信号と受信装置内部のシンボルタイミングの誤差を検出し、受信信号の入力レベルの変動による誤差信号の変動を抑制する。  遅延部(2)は受信信号を1有効シンボル期間遅延させ、相関処理部(3)は受信信号と遅延された受信信号との積より相関信号を算出し、積分処理部(4)は相関信号の積分値を算出し、累積加算部(51)は受信装置内部のシンボル開始タイミングの前の所定期間における積分値を累積加算し、累積加算部(52)はシンボル開始タイミングの後の所定期間における積分値を累積加算し、誤差信号生成部(53)は累積加算部(51)による第1の加算結果と累積加算部(52)による第2の加算結果との差分を、第1の加算結果と第2の加算結果との和で正規化した誤差信号を生成する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)