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1. (WO2007052830) APPAREIL ET PROCEDE DE RECEPTION, PROCEDE DE CONCEPTION DE FILTRE CORRESPONDANT ET PROCEDE DE CONFIGURATION DU COEFFICIENT DU FILTRE TRANSVERSAL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/052830    N° de la demande internationale :    PCT/JP2006/322323
Date de publication : 10.05.2007 Date de dépôt international : 01.11.2006
CIB :
H04B 1/707 (2006.01), H04B 3/06 (2006.01), H04B 7/005 (2006.01)
Déposants : SUEHIRO, Naoki [JP/JP]; (JP)
Inventeurs : SUEHIRO, Naoki; (JP)
Mandataire : ITOH, Tadahiko; 32nd Floor, Yebisu Garden Place Tower 20-3, Ebisu 4-Chome Shibuya-Ku, Tokyo 1506032 (JP)
Données relatives à la priorité :
2005-318711 01.11.2005 JP
Titre (EN) RECEIVING APPARATUS, RECEIVING METHOD, METHOD FOR DESIGNING MATCHED FILTER, AND METHOD FOR SETTING COEFFICIENT OF TRANSVERSAL FILTER
(FR) APPAREIL ET PROCEDE DE RECEPTION, PROCEDE DE CONCEPTION DE FILTRE CORRESPONDANT ET PROCEDE DE CONFIGURATION DU COEFFICIENT DU FILTRE TRANSVERSAL
(JA) 受信装置、受信方法、整合フィルタの設計方法、トランスバーサルフィルタの係数設定方法
Abrégé : front page image
(EN)A receiving method for receiving, at a receiving end, signals having a known period N by use of a matched filter used for signals of N chips acquired by the steps of (1) DFT converting the signals having the period N to acquire an N-th-order matrix (c0, c1,...cN - 1)t; (2) DFT converting signals of N arbitrary chips to acquire an N-th-order matrix (d0, d1,...dN - 1)t; (3) acquiring an N-th-order matrix (c0/d0, c1/d1,...cN - 1/dN - 1)t from the two matrixes acquired by the steps of (1) and (2); (4) reverse-DFT converting the N-th-order matrix, which is acquired by the step of (3), to acquire an N-th-order matrix (e0, e1,...eN - 1)t; and (5) maximizing e0 to acquire the signals of the N chips for which at least e1 is zero.
(FR)La présente invention concerne un procédé de réception, du côté récepteur, de signaux ayant une période connue N par utilisation d’un filtre correspondant utilisé pour les signaux de puces N acquises par les étapes de (1) DFT convertissant les signaux ayant la période N pour acquérir une matrice d’ordre N-ème (c0, c1,...cN - 1)t, (2) des signaux convertisseurs DFT de puces arbitraires N pour acquérir une matrice d’ordre N-ème (d0, d1,...dN - 1)t, (3) l'acquisition d'une matrice d'ordre N-ème (c0/d0, c1/d1,...cN - 1/dN - 1)t à partir de deux matrices acquises par les étapes de (1) et (2), (4) un DFT inverse convertissant une matrice d’ordre N-ème qui est acquise lors de l’étape (3), pour acquérir une matrice d’ordre N-ème (e0, e1,...eN - 1)t et (5) maximiser e0 pour acquérir les signaux des puces N pour lesquels au moins e1 est zéro.
(JA)受信側で既知の周期Nの信号を、以下のステップにより求めたNチップの信号の整合フィルタで受信する受信方法である。 (1)周期Nの信号をDFT変換してN次の行列(c、c、・・・cN−1を求めるステップと、 (2)任意のNチップの信号をDFT変換してN次の行列(d、d、・・・dN−1を求めるステップと、 (3)(1)と(2)のステップで求めた二つの行列から、N次の行列(c/d、c/d、・・・cN−1/dN−1を求めるステップと、 (4)(3)のステップで求めたN次の行列を逆DFT変換して、N次の行列(e、e、・・・eN−1を求めるステップと、 (5)eを最大にし、少なくともeが零となるようなNチップの信号を求めるステップ
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)