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1. (WO2007052426) DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEURS AYANT UNE STRUCTURE EN POINT DE CROISEMENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/052426    N° de la demande internationale :    PCT/JP2006/319130
Date de publication : 10.05.2007 Date de dépôt international : 27.09.2006
CIB :
H01L 27/10 (2006.01), G11C 11/15 (2006.01), G11C 11/22 (2006.01), G11C 13/00 (2006.01), H01L 21/8246 (2006.01), H01L 27/105 (2006.01)
Déposants : Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (Tous Sauf US).
OHNISHI, Tetsuya [JP/--]; (US Seulement).
HAYASHI, Syogo [JP/--]; (US Seulement)
Inventeurs : OHNISHI, Tetsuya; .
HAYASHI, Syogo;
Mandataire : MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F 3-6, Imabashi 4-chome Chuo-ku, Osaka-shi Osaka 5410042 (JP)
Données relatives à la priorité :
2005-319882 02.11.2005 JP
Titre (EN) SEMICONDUCTOR MEMORY DEVICE HAVING CROSS-POINT STRUCTURE
(FR) DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEURS AYANT UNE STRUCTURE EN POINT DE CROISEMENT
(JA) クロスポイント構造の半導体記憶装置
Abrégé : front page image
(EN)A semiconductor memory device having a cross-point structure comprises a plurality of first electrode wirings extending in the same direction, a plurality of second electrode wirings intersecting with the first electrode wirings, and a memory material for storing data at the intersection points of the first and second electrode wirings. In this conventional semiconductor memory device, an effective voltage applied to the memory material fluctuates within a memory cell array due to the voltage drop caused by the wiring resistance of each electrode wiring. In the semiconductor memory device of this invention, the sum of the wiring resistance value of the first electrode wiring up to an arbitrary intersection point and that of the second electrode wiring up to the intersection point is substantially constant between arbitrary intersection points. Load resistors for adjusting the fluctuation of the electrode wiring resistances within the memory cell array are connected to the first or the second electrode wiring.
(FR)La présente invention concerne un dispositif de mémoire à semi-conducteurs ayant une structure en point de croisement qui comprend une pluralité de premiers câblages d'électrode se prolongeant dans la même direction, une pluralité de seconds câblages d'électrode croisant les premiers et un matériau de mémoire pour stocker les données aux points d'intersection des premiers et seconds câblages d'électrode. Dans ce dispositif traditionnel de mémoire à semi-conducteurs, une tension efficace appliquée au matériau de mémoire fluctue dans un réseau de cellules de mémoire du fait d'une chute de tension causée par la résistance de câblage de chaque câblage d'électrode. Dans le dispositif à semi-conducteurs de la présente invention, la somme de la valeur de résistance du câblage du premier enroulement d'électrode sur un point d'intersection arbitraire et celle du second enroulement d'électrode sur le point d'intersection est sensiblement constante entre des points d'intersection arbitraires. Les résistances de charge pour ajuster la fluctuation des résistances de câblage d'électrode dans le réseau de cellules de mémoire sont reliées au premier ou au second enroulement d'électrodes.
(JA) 同方向に延伸する複数の第1の電極配線と、該第1の電極配線の交差する複数の第2の電極配線と、第1の電極配線と第2の電極配線との交点にデータを蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置では、各電極配線の配線抵抗による電圧降下により、記憶材料体に印加される実効電圧がメモリセルアレイ内でばらつきがあった。任意の交点までの第1の電極配線の配線抵抗値と当該交点までの第2の電極配線の配線抵抗値との和が各任意の交点同士間で実質的に一定であり、また、第1の電極配線若しくは第2の電極配線の少なくとも何れかに、メモリセルアレイ内の電極配線抵抗のばらつき調整を目的とした負荷抵抗体が接続されている。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)