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1. (WO2007052393) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/052393    N° de la demande internationale :    PCT/JP2006/314552
Date de publication : 10.05.2007 Date de dépôt international : 24.07.2006
CIB :
H01L 29/786 (2006.01), H01L 21/20 (2006.01), H01L 21/336 (2006.01)
Déposants : Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (Tous Sauf US).
MATSUKIZONO, Hiroshi [JP/--]; (US Seulement)
Inventeurs : MATSUKIZONO, Hiroshi;
Mandataire : YASUTOMI, Yasuo; MT-2 BLDG., 5-36, Miyahara 3-chome, Yodogawa-ku, Osaka-shi, Osaka 5320003 (JP)
Données relatives à la priorité :
2005-319834 02.11.2005 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé : front page image
(EN)Provided is a semiconductor device having a high withstand voltage and high reliability even with a thin gate electrode. The semiconductor device is provided with a structure wherein a polycrystalline semiconductor layer, a gate insulating film and the gate electrode are successively stacked on an insulating substrate. In the stacked structure of the semiconductor device, the polycrystalline semiconductor layer has a surface roughness of 9nm or less, and the gate insulating film has a silicon oxide film on the polycrystalline semiconductor layer side and a film composed of a material having a dielectric constant higher than that of the silicon oxide on the gate electrode side.
(FR)La présente invention concerne un dispositif semi-conducteur présentant une haute tension de résistance et une fiabilité élevée même avec une électrode de gâchette mince. Le dispositif semi-conducteur comporte une structure dans laquelle une couche semi-conductrice polycristalline, une pellicule d’isolation de gâchette et l'électrode de gâchette sont empilées successivement sur un substrat isolant. Dans la structure empilée du dispositif semi-conducteur, la couche semi-conductrice polycristalline présente une rugosité de surface de 9nm ou moins, et la pellicule d’isolation de gâchette comporte une pellicule d’oxyde de silicium du côté de la couche semi-conductrice polycristalline et une pellicule composée d’un matériau dont la constante diélectrique est supérieure à celle de l’oxyde de silicium du côté de l’électrode de gâchette.
(JA)本発明は、ゲート電極が薄膜化されても、高い破壊耐圧と高い信頼性とを有する半導体装置を提供する。本発明は、絶縁基板上に、多結晶半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された構造を有する半導体装置であって、上記多結晶半導体層は、表面粗さが9nm以下であり、上記ゲート絶縁膜は、酸化シリコン膜が多結晶半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有する半導体装置である。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)