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1. (WO2007052369) APPAREIL DE TRAITEMENT ARITHMETIQUE, APPAREIL DE TRAITEMENT D'INFORMATIONS ET PROCEDE D'ACCES A LA MEMOIRE DE L'APPAREIL DE TRAITEMENT ARITHMETIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/052369    N° de la demande internationale :    PCT/JP2006/300797
Date de publication : 10.05.2007 Date de dépôt international : 20.01.2006
CIB :
G06F 12/10 (2006.01), G06F 12/08 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome Nakahara-ku, Kawasaki-shi Kanagawa 211-8588 (JP) (Tous Sauf US).
KIMURA, Hiroaki [JP/JP]; (JP) (US Seulement)
Inventeurs : KIMURA, Hiroaki; (JP)
Mandataire : SANADA, Tamotsu; Kichijoji-Hirose Bldg. 5th Floor 10-31, Kichijoji-honcho 1-chome Musashino-shi, Tokyo 180-0004 (JP)
Données relatives à la priorité :
2005-317723 31.10.2005 JP
Titre (EN) ARITHMETIC PROCESSING APPARATUS, INFORMATION PROCESSING APPARATUS, AND METHOD FOR ACCESSING MEMORY OF THE ARITHMETIC PROCESSING APPARATUS
(FR) APPAREIL DE TRAITEMENT ARITHMETIQUE, APPAREIL DE TRAITEMENT D'INFORMATIONS ET PROCEDE D'ACCES A LA MEMOIRE DE L'APPAREIL DE TRAITEMENT ARITHMETIQUE
(JA) 演算処理装置,情報処理装置,及び演算処理装置のメモリアクセス方法
Abrégé : front page image
(EN)In an information processing apparatus equipped with a cache memory, a TLB, and a TSB, when a TLB error occurs upon a memory access, the processing time of the memory access can be significantly reduced. The information processing apparatus comprises: a second search unit (14) for searching a second physical address from an address translation buffer means (13) by using a second virtual address having a one-to-one correspondence with a first virtual address; and a prefetch control unit (22) for registering a first address translation pair for the first virtual address from an address translation table (11) to a cache memory means (12) by using this searched second physical address.
(FR)Selon l'invention, dans un appareil de traitement d'informations équipé d'une mémoire cache, d'un TLB et d'un TSB, quand une erreur de TLB a lieu au cours d'un accès mémoire, le temps de traitement de l'accès mémoire peut être nettement réduit. L'appareil de traitement d'informations comprend: une seconde unité de recherche (14) permettant de rechercher une seconde adresse physique à partir de moyens de tampon de traduction d'adresses (13) grâce à une seconde adresse virtuelle comprenant une correspondance biunivoque avec une première adresse virtuelle; et une unité de commande d'anticipation (22) permettant d'enregistrer une première paire de traduction d'adresses pour la première adresse virtuelle à partir d'une table de traduction d'adresses (11) dans des moyens de mémoire cache (12) grâce à l'utilisation de cette seconde adresse physique recherchée.
(JA) 本発明は、キャッシュメモリ,TLB,及びTSBをそなえた情報処理装置において、メモリアクセスの際にTLBミスが発生した場合における当該メモリアクセスの処理時間を大幅に短縮できるようにするために、第1仮想アドレスに一対一に対応する第2仮想アドレスを用いて、アドレス変換バッファ手段(13)から第2物理アドレスの検索を行う第2検索部(14)と、この検索の結果である第2物理アドレスを用いて、第1仮想アドレスについての第1アドレス変換対を、アドレス変換用テーブル(11)からキャッシュメモリ手段(12)に対して登録を行うプリフェッチ制御部(22)とをそなえて構成する。    
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)