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1. (WO2007050312) DISPOSITIF SEMI-CONDUCTEUR A FAIBLE TENSION SEUIL POURVU DE MECANISME DE COMMANDE DUAL DE LA TENSION SEUIL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/050312    N° de la demande internationale :    PCT/US2006/039940
Date de publication : 03.05.2007 Date de dépôt international : 12.10.2006
CIB :
H01L 29/76 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (Tous Sauf US).
CARTER, Eduard, A. [CH/US]; (US) (US Seulement).
COPEL, Matthew, W. [US/US]; (US) (US Seulement).
FRANK, Martin, M. [DE/US]; (US) (US Seulement).
GOUSEV, Evgeni, P. [RU/US]; (US) (US Seulement).
JAMISON, Paul, C. [US/US]; (US) (US Seulement).
JAMMY, Rajarao [IN/US]; (US) (US Seulement).
LINDER, Barry, P. [US/US]; (US) (US Seulement).
NARAYANAN, Vijay [IN/US]; (US) (US Seulement)
Inventeurs : CARTER, Eduard, A.; (US).
COPEL, Matthew, W.; (US).
FRANK, Martin, M.; (US).
GOUSEV, Evgeni, P.; (US).
JAMISON, Paul, C.; (US).
JAMMY, Rajarao; (US).
LINDER, Barry, P.; (US).
NARAYANAN, Vijay; (US)
Mandataire : GROLZ, Edward, W.; Scully, Scott, Murphy & Presser PC, 400 Garden City Plaza, Garden City, NY 11530 (US)
Données relatives à la priorité :
11/259,644 26.10.2005 US
Titre (EN) LOW THRESHOLD VOLTAGE SEMICONDUCTOR DEVICE WITH DUAL THRESHOLD VOLTAGE CONTROL MEANS
(FR) DISPOSITIF SEMI-CONDUCTEUR A FAIBLE TENSION SEUIL POURVU DE MECANISME DE COMMANDE DUAL DE LA TENSION SEUIL
Abrégé : front page image
(EN)A semiconductor structure, particularly a pFET, which includes a dielectric material that has a dielectric constant of greater than that of SiO2 and a Ge or Si content of greater than 50% and at least one other means for threshold/flatband voltage tuning by material stack engineering is provided. The other means contemplated in the present invention include, for example, utilizing an insulating interlayer atop the dielectric for charge fixing and/or by forming an engineered channel region. The present invention also relates to a method of fabricating such a CMOS structure.
(FR)L'invention concerne une structure semi-conductrice, notamment, un TEC de type p, contenant une matière diélectrique qui présente une constante diélectrique supérieure à celle de SiO2 et un contenu de Ge ou Si supérieur à 50 % et au moins un autre mécanisme de réglage de la tension à large bande/seuil, au moyen d'une application technique d'empilement de matière. L'autre mécanisme présenté dans cette invention comprend, par exemple, l'utilisation d'une couche intermédiaire d'isolation au-dessus du diélectrique pour une fixation de charge et/ou par formation d'une région de canal formée. Ladite invention a aussi trait à un procédé de fabrication d'une telle structure CMOS.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)