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1. (WO2007049210) CIRCUIT INTEGRE ANALOGIQUE COMPRENANT UN SYSTEME DE TEST ET PROCEDE DE TEST POUR CE CIRCUIT INTEGRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/049210    N° de la demande internationale :    PCT/IB2006/053878
Date de publication : 03.05.2007 Date de dépôt international : 20.10.2006
CIB :
G01R 31/3185 (2006.01), G01R 31/317 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
ZJAJO, Amir [NL/NL]; (GB) (US Seulement).
BERGVELD, Hendrik, J. [NL/NL]; (GB) (US Seulement).
SCHUTTERT, Rodger, F. [NL/NL]; (GB) (US Seulement).
PINEDA DE GYVEZ, Jose de Jesus [MX/NL]; (GB) (US Seulement)
Inventeurs : ZJAJO, Amir; (GB).
BERGVELD, Hendrik, J.; (GB).
SCHUTTERT, Rodger, F.; (GB).
PINEDA DE GYVEZ, Jose de Jesus; (GB)
Mandataire : WHITE, Andrew, G.; c/o Philips Intellectual Property & Standards, Cross Oak Lane, Redhill Surrey RH1 5HA (GB)
Données relatives à la priorité :
05110048.5 26.10.2005 EP
Titre (EN) ANALOG IC HAVING TEST ARRANGEMENT AND TEST METHOD FOR SUCH AN IC
(FR) CIRCUIT INTEGRE ANALOGIQUE COMPRENANT UN SYSTEME DE TEST ET PROCEDE DE TEST POUR CE CIRCUIT INTEGRE
Abrégé : front page image
(EN)An integrated circuit (IC) comprises a plurality of analog stages (10a-c), each of the analog stages being conductively coupled to a power supply (20; 20a-c), and being conductively coupled to each other by a signal path (12); and a test arrangement for testing the plurality of analog stages, the test arrangement comprising input means such as an analog bus (40) coupled to a signal path input of each analog stage from the plurality of analog stages, output means such as a further analog bus (50) for communicating a test result to an output of the integrated circuit, switching means such as a plurality of switches (36) in the biasing infrastructure of the IC for selectively disabling an analog stage, and control means such a shift register (60) for controlling the switching means. Consequently, the analog stages of the IC can be tested and debugged in isolation without the need for switches in the signal path through the cores. A current sensor (70) may be present in the power supply to facilitate structural testing of the analog stages in isolation.
(FR)L'invention concerne un circuit intégré (IC) qui comprend une pluralité d'étages analogiques (10a-c), chacun de ces étages analogiques étant couplé de manière conductrice à un bloc d'alimentation (20; 20a-c) et couplé de manière conductrice entre eux par un trajet de signal (12) ; et un système de test permettant de tester la pluralité d'étages analogiques et comprenant un moyen d'entrée tel qu'un bus analogique (40) couplé à une entrée de trajet de signal pour chaque étage analogique de la pluralité d'étages analogiques, un moyen de sortie tel qu'un autre bus analogique (50) permettant de communiquer un résultat de test à une sortie du circuit intégré, un moyen de commutation tel qu'une pluralité de commutateurs (36) dans l'infrastructure de polarisation du circuit intégré permettant de désactiver sélectivement un étage analogique et un moyen de commande tel qu'un registre de décalage (60) permettant de commander le moyen de commutation. Par conséquent, les étages analogiques du circuit intégré peuvent être testé et débogués isolément sans utiliser de commutateurs dans le trajet de signal à travers les tores. Un ampèremètre (70) peut être présent dans le bloc d'alimentation afin de faciliter le test structurel des étages analogiques de façon isolée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)