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1. (WO2007049172) PROCEDES ET APPAREILS PERMETTANT DE TESTER DES CIRCUITS INTEGRES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/049172    N° de la demande internationale :    PCT/IB2006/053755
Date de publication : 03.05.2007 Date de dépôt international : 12.10.2006
CIB :
G01R 31/3185 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
WAAYERS, Tom [NL/NL]; (GB) (US Seulement)
Inventeurs : WAAYERS, Tom; (GB)
Mandataire : WHITE, Andrew, G.; c/o Philips Intellectual Property & Standards, Cross Oak Lane, Redhill Surrey RH1 5HA (GB)
Données relatives à la priorité :
05109893.7 24.10.2005 EP
Titre (EN) IC TESTING METHODS AND APPARATUS
(FR) PROCEDES ET APPAREILS PERMETTANT DE TESTER DES CIRCUITS INTEGRES
Abrégé : front page image
(EN)A method and apparatus for testing an integrated circuit core or circuitry external to an integrated circuit core using a testing circuit passes a test vector from a parallel input of the testing circuit along a shift register circuit. The shift register circuit is configured to bypass one or more cores not being tested and to provide the test vector to a core scan chain of the core being tested. The bypassed cores are configured such that the associated shift register circuit portion is driven to a hold mode in which storage elements of the shift register circuit portion have their outputs coupled to their inputs. This method provides holding of the shift register stages when a core is bypassed and in a test mode, and this means the shift register stages are less prone to errors resulting from changes in clock signals applied to the shift register stages.
(FR)La présente invention se rapporte à un procédé et à un appareil permettant de tester un coeur de circuit intégré ou un circuit externe à un coeur de circuit intégré, à l'aide d'un circuit de test qui transfère un vecteur de test issu d'une entrée en parallèle du circuit d'essai le long d'un circuit registre à décalage. Le circuit registre à décalage est configuré pour ignorer un ou plusieurs coeurs non soumis au test, et pour fournir le vecteur de test à une chaîne de test du coeur en cours de test. Les coeurs ignorés sont configurés de façon que la partie du circuit registre à décalage associée soit mise en mode maintien, dans lequel les sorties des éléments de stockage de la partie du circuit registre à décalage sont couplées à leurs entrées. Le procédé selon l'invention permet de figer les étages du registre à décalage lorsqu'un coeur est ignoré et en mode test, ce qui signifie que les étages du registre à décalage sont moins sujets aux erreurs provoquées par des modifications des signaux d'horloge appliqués aux étages du registre à décalage.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)