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1. (WO2007020287) ISOLATION À DOUBLE CAISSON POUR CMOS À ORIENTATIONS HYBRIDES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2007/020287 N° de la demande internationale : PCT/EP2006/065420
Date de publication : 22.02.2007 Date de dépôt international : 17.08.2006
CIB :
H01L 21/762 (2006.01)
Déposants : CHAN, Victor; US (UsOnly)
LEONG, Meikei[US/US]; US (UsOnly)
RENGARAJAN, Rajesh[IN/US]; US (UsOnly)
REZNICEK, Alexander[DE/US]; US (UsOnly)
SUNG, Chun-yung[KR/US]; US (UsOnly)
YANG, Min[US/US]; US (UsOnly)
INTERNATIONAL BUSINESS MACHINES CORPORATION[US/US]; New Orchard Road Armonk, NY 10504, US (AllExceptUS)
IBM UNITED KINGDOM LIMITED[GB/GB]; PO Box 41 Portsmouth Hampshire PO6 3AU, GB (MG)
Inventeurs : CHAN, Victor; US
LEONG, Meikei; US
RENGARAJAN, Rajesh; US
REZNICEK, Alexander; US
SUNG, Chun-yung; US
YANG, Min; US
Mandataire : WILLIAMS, Julian, David; IBM United Kingdom Limited Intellectual Property Law Hursley Park Winchester Hampshire SO21 2JN, GB
Données relatives à la priorité :
11/207,21619.08.2005US
Titre (EN) DUAL TRENCH ISOLATION FOR CMOS WITH HYBRID ORIENTATIONS
(FR) ISOLATION À DOUBLE CAISSON POUR CMOS À ORIENTATIONS HYBRIDES
Abrégé : front page image
(EN) The present invention provides a semiconductor structure in which different types of devices are located upon a specific crystal orientation of a hybrid substrate that enhances the performance of each type of device. In the semiconductor structure of the present invention, a dual trench isolation scheme is employed whereby a first trench isolation region of a first depth isolates devices of different polarity from each other, while second trench isolation regions of a second depth, which is shallower than the first depth, are used to isolate devices of the same polarity from each other. The present invention further provides a dual trench semiconductor structure in which pFETs are located on a (110) crystallographic plane, while nFETs are located on a (100) crystallographic plane. In accordance with the present invention, the devices of different polarity, i.e., nFETs and pFETs, are bulk-like devices .
(FR) La présente invention concerne une structure à semiconducteur dans laquelle différents types de dispositifs sont situés d’après une orientation cristalline spécifique d’un substrat hybride qui améliore les performances de chaque type de dispositif. Dans la structure à semiconducteur de la présente invention, un schéma d’isolation à double caisson est utilisé moyennant quoi une première région de caisson d’isolation d’une première profondeur isole les dispositifs de polarité différente, alors que des secondes régions de caisson d’isolation d’une seconde profondeur, qui est moins profonde que la première profondeur, sont utilisées pour isoler les dispositifs de même polarité les uns des autres. La présente invention prévoit en outre une structure à semiconducteur à double caisson dans laquelle les pFET sont situés sur un plan cristallographique (110), alors que les nFET sont situés sur un plan cristallographique (100). Conformément à la présente invention, les dispositifs de polarité différente, c’est-à-dire, les nFET et pFET, sont des dispositifs de type vrac.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)