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1. (WO2007018850) FABRICATION DE CIRCUITS INTEGRES TRIDIMENSIONNELS UTILISANT DE MULTIPLES PANNEAUX DE DES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/018850    N° de la demande internationale :    PCT/US2006/026256
Date de publication : 15.02.2007 Date de dépôt international : 03.07.2006
CIB :
H01L 21/30 (2006.01), H01L 21/46 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
JONES, Robert E. [US/US]; (US) (US Seulement).
POZDER, Scott K. [US/US]; (US) (US Seulement)
Inventeurs : JONES, Robert E.; (US).
POZDER, Scott K.; (US)
Mandataire : KING, Robert L.; 7700 W. Parmer Lane, MD:PL02, Austin, Texas 78729 (US)
Données relatives à la priorité :
11/193,926 29.07.2005 US
Titre (EN) FABRICATION OF THREE DIMENSIONAL INTEGRATED CIRCUIT EMPLOYING MULTIPLE DIE PANELS
(FR) FABRICATION DE CIRCUITS INTEGRES TRIDIMENSIONNELS UTILISANT DE MULTIPLES PANNEAUX DE DES
Abrégé : front page image
(EN)A method of assembling an electronic device includes testing (602) a first wafer (100) of first die to identify the location of functional first die and dividing (604) the first wafer (100) into a set of panels (104-1, 104-2, 104-3), wherein a panel includes an MxN array of first die. A panel is bonded to a panel site of a second wafer to form a panel stack wherein a panel site defines an MxN array of second die in the second wafer. The panel stack is sawed (606) into a devices comprising a first die bonded to a second die. Dividing the first (100) wafer into panels may be done according statically or dynamically (to maximize the number of panels having a yield exceeding a specified threshold). Binning of the panels and panel sites according to functional die patterns may be performed to preferentially bond panels to panel sites of the same bin.
(FR)L'invention concerne un procédé d'assemblage d'un dispositif électronique, qui comporte les étapes consistant à: tester (602) une première tranche (100) d'un premier dé afin d'identifier l'emplacement d'un premier dé fonctionnel; et diviser (604) la première tranche (100) en un ensemble de panneaux (104-1, 104-2, 104-3), un panneau comprenant un groupement MxN du premier dé; lier un panneau à un site de panneau d'une deuxième tranche de manière à former une pile de panneaux, un site de panneau définissant un groupement MxN du deuxième dé de la deuxième tranche; scier (606) la pile de panneaux en dispositifs comprenant un premier dé lié à un deuxième dé. La division de la première tranche (100) en panneaux peut être mise en oeuvre de manière statique ou dynamique (pour maximiser le nombre de panneaux dont le rendement dépasse un seuil spécifié). Le procédé comporte en outre l'étape consistant à classer les panneaux et les sites de panneau en fonction des motifs fonctionnels des dés afin de lier de préférence les panneaux aux sites de panneau de la même catégorie.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)