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1. (WO2007013578) GENERATEUR DE SYNCHRONISATION ET INSTRUMENT DE TEST POUR SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/013578    N° de la demande internationale :    PCT/JP2006/314954
Date de publication : 01.02.2007 Date de dépôt international : 28.07.2006
CIB :
G01R 31/3183 (2006.01)
Déposants : ADVANTEST CORPORATION [JP/JP]; 32-1, Asahicho 1-chome, Nerima-ku, Tokyo 1790071 (JP) (Tous Sauf US).
SUDA, Masakatsu [JP/JP]; (JP) (US Seulement)
Inventeurs : SUDA, Masakatsu; (JP)
Mandataire : WATANABE, Kihei; Shibashin Kanda Bldg. 3rd Floor, 26, Kanda Suda-cho 1-chome, Chiyoda-ku, Tokyo 1010041 (JP)
Données relatives à la priorité :
2005-220767 29.07.2005 JP
Titre (EN) TIMING GENERATOR AND SEMICONDUCTOR TEST INSTRUMENT
(FR) GENERATEUR DE SYNCHRONISATION ET INSTRUMENT DE TEST POUR SEMICONDUCTEUR
(JA) タイミング発生器及び半導体試験装置
Abrégé : front page image
(EN)The operation-dependent power consumption (AC component) and the noise generated from a clock distributing circuit itself are reduced in distributing a clock, and the skew attributed to the clock distribution is reduced. A clock distributing circuit (20) for distributing a clock to timing generators (10-1 to 10-n) has a clock main path (21) connected to a main path buffer (24) and a clock return path (26) connected to a return path buffer (27). The load capacity of the main path buffer (24) is equal to that of the return path buffer (27). The biases of the buffers are the same potential and are generated by a delay locked-loop circuit (30). The propagation delay time of the clock distribution circuit is controlled so as to be an integral multiple of the clock period.
(FR)Dans la présente invention, la consommation de puissance dépendant du fonctionnement (composante CA) et le bruit généré par un circuit distributeur d'horloge lui-même sont réduits lors de la distribution d'horloge et le lacet attribué à la distribution d'horloge est réduit. Un circuit distributeur d'horloge (20) servant à distribuer une horloge à des générateurs de synchronisation (10-1- à 10-n) comprend un chemin (21) d'horloge principal relié à un tampon (24) de chemin principal et un chemin (26) de retour d'horloge relié à un tampon (27) de chemin de retour. La capacité de charge du tampon (24) de chemin principal est égale à celle du tampon (27) de chemin de retour. Les polarisations des tampons ont le même potentiel et sont générées par un circuit (30) en boucle à retard de phase. Le temps de propagation du circuit distributeur d'horloge est commandé de manière à être un multiple entier de la période d'horloge.
(JA) クロック分配において、動作依存の消費電力(AC成分)やクロック分配回路自身から発生するノイズを小さくでき、クロック分配によるSKEWを低減可能とする。  複数のタイミング発生部10-1~10-nにクロックを分配するクロック分配回路20において、主経路用バッファ24が接続されたクロック主経路21と、返送路用バッファ27が接続されたクロック返送路26とを備え、それら主経路用バッファ24と返送路用バッファ27の負荷容量が同一となるよう設計し、それらバッファのバイアスは同一の電位とし、遅延ロックループ回路30によりバイアスを生成して、クロック分配回路の伝播遅延時間がクロック周期の整数倍になるようにコントロールする。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)