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1. (WO2007013155) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2007/013155 N° de la demande internationale : PCT/JP2005/013763
Date de publication : 01.02.2007 Date de dépôt international : 27.07.2005
CIB :
H01L 21/8247 (2006.01) ,H01L 27/115 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
Déposants : OKANISHI, Masatomi[JP/JP]; JP (UsOnly)
SPANSION LLC[US/US]; One AMD Place, P.O.Box 3453, Sunnyvale California 940883453, US (AllExceptUS)
Spansion Japan Limited[JP/JP]; 6, Kogyodanchi, Monden-machi, Aizuwakamatsu-shi, Fukushima 9650845, JP (AllExceptUS)
Inventeurs : OKANISHI, Masatomi; JP
Mandataire : KATAYAMA, Shuhei; Mitsui Sumitomo Marine Tepco Building 6-1, Kyobashi 1-chome Chuo-ku, Tokyo 1040031, JP
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abrégé : front page image
(EN) A semiconductor device is provided with a bit line (12) arranged in a semiconductor substrate (10); an ONO film (14) arranged on the semiconductor substrate (10); a word line (16) which is arranged on the ONO film (14) and extends in a width direction of the bit line (12); and a dummy layer (44) which extends in a longitudinal direction of the bit line (12) and is arranged in a bit line contact region (40) wherein a contact hole (32) is formed for connecting the bit line (12) with a wiring layer (34). Distribution of the word line width and distribution of the width and shape of a side wall layer can be suppressed or a leak current between the bit line and the semiconductor substrate can be suppressed.
(FR) La présente invention concerne un dispositif semi-conducteur comportant une ligne de bit (12) disposée sur un substrat semi-conducteur (10) ; une couche ONO (14) disposée sur le substrat semi-conducteur (10) ; une ligne de mots (16) disposée sur la couche ONO (14) et s’étendant dans la direction de la largeur de la ligne de bit (12) ; une couche borgne (44) s’étendant dans la direction longitudinale de la ligne de bit (12) et disposée dans une zone de contact de la ligne de bit (40), un trou de contact (32) étant percé pour connecter la ligne de bit (12) avec une couche de circuit (34). La présente invention permet de supprimer la distribution de la largeur de la ligne de mots et la distribution de la largeur et de la forme d’une couche de paroi latérale, ou de supprimer un courant de fuite entre la ligne de bit et le substrat semi-conducteur.
(JA) 本発明は、半導体基板(10)中に設けられたビットライン(12)と、半導体基板(10)上に設けられたONO膜(14)と、ONO膜(14)上に設けられ、ビットライン(12)の幅方向に延在するワードライン(16)と、ビットライン(12)の長手方向に延在し、ビットライン(12)と配線層(34)を接続するコンタクトホール(32)が形成されたビットラインコンタクト領域(40)域内に設けられたダミー層(44)と、を有する半導体装置である。本発明によれば、ワードライン幅の分布の抑制、側壁層の幅および形状の分布の抑制、または、ビットラインと半導体基板間のリーク電流を抑制することができる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)