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1. (WO2007010863) ÉLÉMENT DE PUCE DE CIRCUIT INTÉGRÉ, BOÎTIER MULTIPUCE, LEUR STRUCTURE D'INTÉGRATION ET LEUR PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/010863    N° de la demande internationale :    PCT/JP2006/314081
Date de publication : 25.01.2007 Date de dépôt international : 14.07.2006
CIB :
H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Déposants : TAKATSUKI, Ryo [JP/JP]; (JP)
Inventeurs : TAKATSUKI, Ryo; (JP)
Mandataire : SHIGA, Masatake; 2-3-1, Yaesu, Chuo-ku, Tokyo 1048453 (JP)
Données relatives à la priorité :
2005-206318 15.07.2005 JP
2005-227396 05.08.2005 JP
2006-092378 29.03.2006 JP
Titre (EN) INTEGRATED CIRCUIT CHIP PART, MULTI-CHIP MODULE, THEIR INTEGRATION STRUCTURE, AND THEIR FABRICATION METHOD
(FR) ÉLÉMENT DE PUCE DE CIRCUIT INTÉGRÉ, BOÎTIER MULTIPUCE, LEUR STRUCTURE D'INTÉGRATION ET LEUR PROCÉDÉ DE FABRICATION
(JA) 集積回路チップ部品及びマルチチップモジュールとそれらの集積構造とそれらの製造方法
Abrégé : front page image
(EN)An integrated circuit chip part includes an integrated circuit chip part of terminal section forming area expansion type in which the terminal section forming surface of the integrated circuit chip is covered by a protection layer and an extending wiring section and a terminal section are formed in the protection layer, or an integrated circuit chip part of terminal section forming area identical type. One or more integrated circuit chip parts of the terminal section forming area expansion type and the terminal section forming area identical type are arranged two-dimensionally or three-dimensionally in a further protection layer and horizontal wiring or vertical wiring for connecting the plurality of integrated circuit chip parts in the further protection layer is formed, thereby providing a multi-chip module and an integrated structure.
(FR)La présente invention concerne un élément de puce de circuit intégré qui comprend : un élément de puce de circuit intégré de type à extension de zone de formation d'une partie terminale dans lequel la surface formant la partie terminale de la puce de circuit intégré est recouverte d'une couche protectrice, une partie câblage et une partie terminale étant formées dans la couche protectrice, ou un élément de puce de circuit intégré de type à zone de formation de partie terminale identique. Un ou plusieurs éléments de puce de circuit intégré du type à extension de zone de formation de partie terminale et du type à zone de formation de partie terminale identique sont disposés de manière bidimensionnelle ou tridimensionnelle dans une autre couche protectrice et un câblage horizontal ou vertical est créé, reliant la pluralité d'éléments de puce de circuit intégré dans cette autre couche protectrice, de façon à produire un boîtier multipuce et une structure intégrée.
(JA) 本発明は、集積回路チップの端子部形成面が保護層により覆われ、前記保護層に拡張配線部及び端子部が形成された端子部形成面積拡張型の集積回路チップ部品と、端子部形成面積同一型の集積回路チップ部品の少なくとも一方を備え、前記端子部形成面積拡張型と前記端子部形成面積同一型の1つまたは複数の集積回路チップ部品が、更なる保護層の中に、2次元的又は3次元的に配置され、更なる保護層中の複数の集積回路チップ部品を任意に接続するための水平配線又は垂直配線が形成されてなるマルチチップモジュールおよび集積構造を提供する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)