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1. (WO2007010503) DECODEUR LOGIQUE A 4 NIVEAUX
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/010503    N° de la demande internationale :    PCT/IB2006/052515
Date de publication : 25.01.2007 Date de dépôt international : 21.07.2006
CIB :
H03M 5/20 (2006.01), H03K 19/094 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
U.S. PHILIPS CORPORATION [US/US]; 1251 Avenue Of The Americas, New York, New York 10020 (US) (AE only).
GRUIJL, Robert [NL/US]; (NL) (US Seulement)
Inventeurs : GRUIJL, Robert; (NL)
Mandataire : ZAWILSKI, Peter; NXP Semiconductors, Intellectual Property Department, 1109 McKay Drive, M/S-41SJ, San Jose, CA 95131-1706 (US)
Données relatives à la priorité :
60/702,052 22.07.2005 US
60/735,453 10.11.2005 US
Titre (EN) 4-LEVEL LOGIC DECODER
(FR) DECODEUR LOGIQUE A 4 NIVEAUX
Abrégé : front page image
(EN)The present invention relates to a 4-level logic decoder for decoding n 4-level input data signals into n 2-bit signals. The 4-level logic decoder comprises n decoding circuits (120) with each decoding circuit comprising comparison circuitries (125) for comparing the 4-level input data signal with a clock signal and a one-bit data signal. In dependence upon the comparison results signals are provided to a decode logic circuit (138), which are indicative of a data bit value of the 4-level input data signal representing one of the clock signal, the one-bit data signal, and static values of the 4-level input data signal. In dependence upon the signals the decode logic circuit (138) generates then a 2-bit output data signal. The 4-level logic decoder is easily implemented using simple circuit of logic components, which allow modeling using an HDL.
(FR)L'invention concerne un décodeur logique à 4 niveaux pour le décodage de n signaux de données d'entrée à 4 niveaux en n signaux 2 bits. Le décodeur logique à 4 niveaux comprend n circuits de décodage (120), chaque circuit de décodage comprenant des montages de comparaison (125) pour la comparaison du signal de données d'entrée à 4 niveaux avec un signal d'horloge et un signal de données un bit. En fonction des résultats de la comparaison, des signaux sont fournis à un circuit logique de décodage (138), lesquels sont indicatifs d'une valeur de bit de données du signal de données d'entrée à 4 niveaux représentant l'un des signaux d'horloge, le signal de données un bit, et les valeurs statiques du signal de données d'entrée à 4 niveaux. En fonction des signaux, le circuit logique de décodage (138) génère alors un signal de données de sortie 2 bits. Le décodeur logique à 4 niveaux est aisément mis en oeuvre au moyen d'un simple circuit de composannts logiques, ce qui permet la modélisation au moyen d'un HDL.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)