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1. (WO2007010493) CIRCUIT INTEGRE APTE A LA VERIFICATION, SYSTEME EN BOITIER ET ENSEMBLE D'INSTRUCTIONS DE VERIFICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/010493    N° de la demande internationale :    PCT/IB2006/052490
Date de publication : 25.01.2007 Date de dépôt international : 20.07.2006
CIB :
G01R 31/3185 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
DE JONG, Fransciscus, G., M. [NL/NL]; (GB) (US Seulement).
BIEWENGA, Alexander, S. [NL/NL]; (GB) (US Seulement)
Inventeurs : DE JONG, Fransciscus, G., M.; (GB).
BIEWENGA, Alexander, S.; (GB)
Mandataire : WHITE, Andrew; NXP Semiconductors, Intellectual Property Department, Cross Oak Lane, Redhill, Surrey RH1 5HA (GB)
Données relatives à la priorité :
05106761.9 22.07.2005 EP
Titre (EN) TESTABLE INTEGRATED CIRCUIT, SYSTEM IN PACKAGE AND TEST INSTRUCTION SET
(FR) CIRCUIT INTEGRE APTE A LA VERIFICATION, SYSTEME EN BOITIER ET ENSEMBLE D'INSTRUCTIONS DE VERIFICATION
Abrégé : front page image
(EN)An integrated circuit die comprises a plurality of interconnects including a first test data input (142), a second test data input (144) and a test data output (152), and a test arrangement (100) for testing the integrated circuit die. The test arrangement (100) comprises a further multiplexer (150) coupled to the test data output (152), a multiplexer (140) coupled to the first test data input (142) and the second test data input (144), a plurality of shift registers (102, 104, 106, 108) including an instruction register (108), each of the shift registers being coupled between the multiplexer (140) and the further multiplexer (150) and a controller (110) for controlling the multiplexer (140) and the further multiplexer (150) in response to the instruction register (108). Such a test arrangement facilitates JTAG compliant testing of a system in package (SiP) by providing a direct connection between the SiP test data input pin and the second test data input (144) of the IC die, and the SiP test data output pin and the test data output (152) of the IC die, thus facilitating the bypassing of other test arrangements in the SiP.
(FR)La présente invention a trait à une puce de circuit intégré comportant une pluralité d'interconnexions comprenant une première entrée de données de vérification (142), une deuxième entrée de données de vérification (144) et une sortie de données de vérification (152), et un agencement de vérification (100) pour la vérification de la puce de circuit intégré. L'agencement de vérification (100) comporte un multiplexeur additionnel (150) couplé à la sortie de données de vérification (152), un multiplexeur (140) couplé à la première entrée de données de vérification (142) et à la deuxième entrée de données de vérification (144), une pluralité de registres de décalage (102, 104, 106, 108) comprenant un registre d'instructions (108), chacun des registres de décalage étant couplé entre le multiplexeur (140) et le multiplexeur additionnel (150) et un contrôleur (110) pour le contrôle du multiplexeur (140) et du multiplexeur additionnel (150) en réponse au registre d'instructions (108). Un tel agencement de vérification facilite la vérification de conformité avec la norme JTAG d'un système en boîtier en assurant une connexion directe entre la broche d'entrée de données de vérification du système en boîtier et la deuxième entrée de données de vérification (144) de la puce de circuit intégré et la broche de sortie de données de vérification de système en boîtier et la sortie de données de vérification (152) de la puce de circuit intégré, facilitant ainsi le contournement d'autres agencements de vérification dans le système en boîtier.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)