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1. (WO2007006506) TRANSISTOR DE PUISSANCE A EFFET DE CHAMP ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/006506    N° de la demande internationale :    PCT/EP2006/006674
Date de publication : 18.01.2007 Date de dépôt international : 07.07.2006
Demande présentée en vertu du Chapitre 2 :    08.05.2007    
CIB :
H01L 21/04 (2006.01), H01L 29/78 (2006.01), H01L 29/24 (2006.01), H01L 29/423 (2006.01), H01L 21/265 (2006.01)
Déposants : STMICROELECTRONICS S.R.L. [IT/IT]; Via C. Olivetti, 2, I-20041 Agrate Brianza (IT) (Tous Sauf US).
SAGGIO, Mario, Giuseppe [IT/IT]; (IT) (US Seulement).
FRISINA, Ferruccio [IT/IT]; (IT) (US Seulement)
Inventeurs : SAGGIO, Mario, Giuseppe; (IT).
FRISINA, Ferruccio; (IT)
Mandataire : BOTTI, Mario-Vannini; Botti & Ferrari S.r.l., Via Locatelli, 5, I-20124 Milano (IT)
Données relatives à la priorité :
05425496.6 08.07.2005 EP
Titre (EN) POWER FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF
(FR) TRANSISTOR DE PUISSANCE A EFFET DE CHAMP ET SON PROCEDE DE FABRICATION
Abrégé : front page image
(EN)Method for manufacturing a vertical power MOS transistor on a wide band gap semiconductor substrate (10) comprising a superficial semiconductor layer (11), the method comprising the steps of: forming a screening structure (12) on the superficial semiconductor layer (11) comprising at least one dielectric layer (12) carrying out at least a first ion implantation of a first type of dopant for forming at least one deep implanted region (14a); carrying out at least a second ion implantation of the first type of dopant for forming at least one body region (16) of the MOS transistor aligned with the deep implanted region (14a); the method comprising an activation thermal process with 1-14 low thermal budget of the first type and second type of dopant suitable to complete said formation of the body region (16), and of the deep implanted region (14a).
(FR)La présente invention se rapporte à un procédé permettant de fabriquer un transistor MOS de puissance vertical sur un substrat semi-conducteur à large bande d'énergie interdite (10) comportant une couche semi-conductrice superficielle (11). Le procédé selon l'invention comprend les étapes consistant : à former une structure d'écran (12) sur la couche semi-conductrice superficielle (11), qui contient au moins une couche diélectrique (12) ; à procéder à au moins une première implantation ionique d'un premier type de dopant, afin de former au moins une zone d'implantation profonde (14a) ; à procéder à au moins une seconde implantation ionique du premier type de dopant, afin de former au moins une zone de corps (16) du transistor MOS, qui est alignée avec la zone d'implantation profonde (14a). Le procédé selon l'invention fait appel à un processus thermique d'activation à faible bilan thermique du premier type de dopant et d'un second type de dopant, ce qui permet d'achever la formation de la zone de corps (16) et de la zone d'implantation profonde (14a).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)