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1. (WO2007002324) NOYAU DE MEMOIRE INTEGRE ET CIRCUIT D'INTERFACE MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/002324    N° de la demande internationale :    PCT/US2006/024360
Date de publication : 04.01.2007 Date de dépôt international : 23.06.2006
CIB :
G11C 5/06 (2006.01), G06F 13/00 (2006.01)
Déposants : METARAM, INC. [US/US]; 181 Metro Drive, San Jose, CA 95110 (US) (Tous Sauf US).
RAJAN, Suresh, N. [US/US]; (US)
Inventeurs : RAJAN, Suresh, N.; (US)
Mandataire : STATTLER, John; Stattler - Suh, PC, 60 South Market Street, Suite 480, San Jose, CA 95113 (US)
Données relatives à la priorité :
60/693,631 24.06.2005 US
Titre (EN) AN INTEGRATED MEMORY CORE AND MEMORY INTERFACE CIRCUIT
(FR) NOYAU DE MEMOIRE INTEGRE ET CIRCUIT D'INTERFACE MEMOIRE
Abrégé : front page image
(EN)A memory device comprises a first and second integrated circuit dies. The first integrated circuit die comprises a memory core as well as a first interface circuit. The first interface circuit permits full access to the memory cells (e.g., reading, writing, activating, pre-charging and refreshing operations to the memory cells). The second integrated circuit die comprises a second interface that interfaces the memory core, via the first interface circuit, an external bus, such as a synchronous interface to an external bus. A technique combines memory core integrated circuit dies with interface integrated circuit dies to configure a memory device. A speed test on the memory core integrated circuit dies is conducted, and the interface integrated circuit die is electrically coupled to the memory core integrated circuit die based on the speed of the memory core integrated circuit die.
(FR)Un dispositif mémoire comprend une première et une deuxième puce de circuit intégrée. La première puce de circuit intégré comprend un noyau mémoire ainsi qu'un premier circuit d'interface. Le premier circuit d'interface permet un accès sans restriction aux cellules mémoires (p. ex. opérations de lecture, écriture, activation, préchargement et rafraîchissement des cellules mémoire). La deuxième puce de circuit intégré comprend une deuxième interface qui met en interface le noyau de mémoire, via le premier circuit d'interface, un bus externe, telle qu'une interface synchrone et un bus externe. Une technique combine les puces de circuit intégré de noyau de mémoire et les puces de circuit intégré d'interface pour configurer un dispositif mémoire. On réalise un test de vitesse sur les puces de circuit intégré de noyau de mémoire et les puces de circuit intégré d'interface sont couplées électriquement à la puce de circuit intégré de noyau de mémoire en fonction de la vitesse de la puce de circuit intégré de noyau de mémoire.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)