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1. (WO2006122328) AUGMENTATION DE LA TENSION DE CLAQUAGE DANS DES DISPOSITIFS SEMICONDUCTEURS DOTES DE STRUCTURES CAPACITIVES SERIELLES VERTICALES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/122328    N° de la demande internationale :    PCT/US2006/018922
Date de publication : 16.11.2006 Date de dépôt international : 11.05.2006
CIB :
H01L 21/8242 (2006.01), H01L 27/108 (2006.01), H01L 29/80 (2006.01), H01L 29/94 (2006.01)
Déposants : FULTEC SEMICONDUCTOR, INC. [US/US]; 2029 Stierlin Court, Suite 120, Mountain View, CA 94043 (US) (Tous Sauf US).
YANG, Robert, Kuo-Chang [CA/US]; (US) (US Seulement).
HEBERT, Francois [CA/US]; (US) (US Seulement)
Inventeurs : YANG, Robert, Kuo-Chang; (US).
HEBERT, Francois; (US)
Mandataire : JACOBS, Ron; LUMEN IPS, 2345 YALE STREET, 2nd Floor, Palo Alto, CA 94306 (US)
Données relatives à la priorité :
60/679,827 11.05.2005 US
11/202,523 11.08.2005 US
Titre (EN) INCREASING BREAKDOWN VOLTAGE IN SEMICONDUCTOR DEVICES WITH VERTICAL SERIES CAPACITIVE STRUCTURES
(FR) AUGMENTATION DE LA TENSION DE CLAQUAGE DANS DES DISPOSITIFS SEMICONDUCTEURS DOTES DE STRUCTURES CAPACITIVES SERIELLES VERTICALES
Abrégé : front page image
(EN)This invention relates to an apparatus and method for achieving high breakdown voltage and low on-resistance in semiconductor devices that have top, intermediate and bottom regions with a controllable current path traversing any of these regions. The device has an insulating trench that is coextensive with the top and intermediate regions and girds these regions from at least one side and preferably from both or all sides. A series capacitive structure with a biased top element and a number of floating elements is disposed in the insulating trench, and the intermediate region is endowed with a capacitive property that is chosen to establish a capacitive interaction or coupling between the series capacitive structure and the intermediate region so that the breakdown voltage VBD is maximized and on- resistance is minimized. The capacitive property of the intermediate region is established by an appropriately chosen material constitution and is further controlled by a predetermined constitution of the insulating trench. The apparatus and method of invention are useful in any number of semiconductor devices including, among other, transistors, bipolar transistors, MOSFETs, JFETs, thyristors and diodes.
(FR)L'invention concerne un appareil et un procédé permettant d'obtenir une tension de claquage élevée et une faible résistance à l'état passant dans des dispositifs semiconducteurs comprenant des zones supérieure, intermédiaire et inférieure et un trajet de courant régulable traversant l'une de ces zones. Le dispositif comporte une tranchée d'isolation qui s'étend avec les zones supérieure et intermédiaire et encercle ces zones à partir d'au moins un côté et de préférence des deux côtés ou de tous les côtés. Une structure capacitive sérielle pourvue d'un élément supérieur polarisé et de plusieurs éléments flottants est disposée dans la tranchée d'isolation, et la zone intermédiaire est dotée d'une propriété capacitive choisie pour établir une interaction capacitive ou un couplage capacitif entre la structure capacitive sérielle et la zone intermédiaire, de sorte que la tension de claquage VBD soit augmentée au maximum et que la résistance à l'état passant soit réduite au minimum. La propriété capacitive de la zone intermédiaire est établie par une composition de matériau choisie de manière appropriée, et régulée par une configuration prédéterminée de la tranchée d'isolation. L'appareil et le procédé selon l'invention sont utiles dans plusieurs dispositifs semiconducteurs, entre autres des transistors, des transistors bipolaires, des transistors à effet de champ métal-oxyde semiconducteurs, des transistors à effet de champ à jonction, des thyristors et des diodes.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)