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1. (WO2006121042) PROCEDE, DISPOSITIF ET PROGRAMME DE CREATION DE MODELE DE SOURCE ELECTRIQUE DE CIRCUIT INTEGRE A SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/121042    N° de la demande internationale :    PCT/JP2006/309319
Date de publication : 16.11.2006 Date de dépôt international : 09.05.2006
CIB :
G06F 17/50 (2006.01), H01L 21/82 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (AE, AG, AL, AM, AT, AU, AZ, BA, BB, BE, BF, BG, BJ, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GW, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, MG, MK, ML, MN, MR, MW, MX, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SI, SK, SL, SM, SN, SY, SZ, TD, TG, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW only).
OGAWA, Masashi [JP/JP]; (JP) (US Seulement).
WABUKA, Hiroshi [JP/JP]; (JP) (US Seulement)
Inventeurs : OGAWA, Masashi; (JP).
WABUKA, Hiroshi; (JP)
Mandataire : MIYAZAKI, Teruo; 8th Floor, 16th Kowa Bldg. 9-20, Akasaka 1-chome Minato-ku, Tokyo 1070052 (JP)
Données relatives à la priorité :
2005-139923 12.05.2005 JP
Titre (EN) METHOD, DEVICE AND PROGRAM FOR CREATING POWER SOURCE MODEL OF SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) PROCEDE, DISPOSITIF ET PROGRAMME DE CREATION DE MODELE DE SOURCE ELECTRIQUE DE CIRCUIT INTEGRE A SEMICONDUCTEUR
(JA) 半導体集積回路の電源モデル作成方法、装置、およびプログラム
Abrégé : front page image
(EN)Provided is a method for creating a power source model of an LSI, as considering the positional information in the LSI and having a proper analysis precision. A divided cell size decision unit decides the cell division size of the LSI from the power source wiring information, the transistor structure information, the analysis frequency information, the size information and the element arrangement information of the LSI, and from the power source model of the entire semiconductor integrated circuit. The power source model of the LSI is created such that a model creation unit assigns the model of an action portion including the positional information in the LSI and the model of an internal capacity portion at a proper ratio to those pieces of information, and such that a model coupling unit couples the models of those individual cells. Here, the sizes of the individual cells to be divided are so determined as are sufficiently electrically smaller than the wavelength corresponding to the upper limit analysis frequency which is determined from the power source wiring information, the transistor structure information and the analysis frequency information.
(FR)L’invention concerne un procédé de création d’un modèle de source électrique d’une LSI, qui prend en compte les informations de position dans la LSI avec une précision d’analyse appropriée. Une unité de décision de taille de cellule divisée décide de la taille de division de cellule de la LSI d’après les informations de câblage de source électrique, les informations de structure du transistor, les informations de fréquence d’analyse, les informations de taille et les informations d’installation des éléments de la LSI, et d’après le modèle de source électrique de l’ensemble du circuit intégré à semiconducteur. Le modèle de source électrique de la LSI est créé de sorte qu’une unité de création de modèle attribue le modèle d’une partie d’action y compris les informations de position dans la LSI et le modèle d’une partie de capacité interne selon un rapport approprié à ces informations, et de sorte qu’une unité de couplage de modèle couple les modèles de ces cellules individuelles. Dans la présente invention, la taille des cellules individuelles à diviser est déterminée de manière à être suffisamment électriquement plus petite que la longueur d’onde correspondant à la fréquence d’analyse de la limite supérieure qui est déterminée à partir des informations de câblage de source électrique, des informations de structure du transistor et des informations de fréquence d’analyse.
(JA) LSI内部の位置情報を考慮した、妥当な解析精度を持つ、LSIの電源モデルの作成方法を提供する。分割セルサイズ決定部で、LSIの電源配線情報、トランジスタ構造情報、解析周波数情報、サイズ情報、素子配置情報、および半導体集積回路全体電源モデルより、LSIのセル分割サイズを自動的に決定する。モデル作成部で、それらにLSI内の位置情報を含めた動作部分のモデルと内部容量部分のモデルを適切な割合で割り当て、モデル結合部でそれらの各セルのモデルを結合させてLSIの電源モデルを作成する。ここで、分割される各セルのサイズは、電源配線情報、トランジスタ構造情報、解析周波数情報から求められる上限解析周波数に対応した波長よりも充分に電気的に小さいサイズになるように決定される。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)