WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2006120470) PROCESSEUR ET INTERFACE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/120470    N° de la demande internationale :    PCT/GB2006/001756
Date de publication : 16.11.2006 Date de dépôt international : 12.05.2006
CIB :
G06F 9/30 (2006.01)
Déposants : CAMBRIDGE CONSULTANTS LIMITED [GB/GB]; Science Park, Milton Road, Cambridge CB4 0DW (GB) (Tous Sauf US).
MORFEY, Alistair, Guy [GB/GB]; (GB) (US Seulement).
SWEPSON, Karl, Leighton [GB/GB]; (GB) (US Seulement).
JOHNSON, Neil, Edward [GB/GB]; (GB) (US Seulement).
COOPER, Martin, David [GB/GB]; (GB) (US Seulement).
MYCROFT, Alan [GB/GB]; (GB) (US Seulement)
Inventeurs : MORFEY, Alistair, Guy; (GB).
SWEPSON, Karl, Leighton; (GB).
JOHNSON, Neil, Edward; (GB).
COOPER, Martin, David; (GB).
MYCROFT, Alan; (GB)
Mandataire : COZENS, Paul, Dennis; Mathys & Squire, 120 Holborn, London EC1N 2SQ (GB)
Données relatives à la priorité :
0509738.1 12.05.2005 GB
0524772.1 05.12.2005 GB
Titre (EN) PROCESSOR AND INTERFACE
(FR) PROCESSEUR ET INTERFACE
Abrégé : front page image
(EN)The present invention relates to a processor which comprises an instruction set for execution on the processor, a processor architecture and a memory, wherein the instruction set and the processor architecture comprise characteristics which have been specifically tailored to ensure that the code density compiled for execution at least in part on the processor memory is relatively high. The invention -alsorelates-tο-a compiler.-The-invention-extends to a system comprising a master computer; one or more control pods; and one or more integrated circuits, each comprising one or more processors; wherein the master computer is operable to interact with any of said processors via said one or more control pods.
(FR)L'invention concerne un processeur comprenant un ensemble d'instructions pour une exécution sur le processeur, une architecture de processeur et une mémoire, l'ensemble d'instructions et l'architecture de processeur présentant des caractéristiques spécifiquement conçues pour que la densité de codes compilée pour l'exécution au moins partielle sur la mémoire de processeur soit relativement élevée. L'invention concerne également un compilateur. L'invention concerne encore un système comprenant un ordinateur maître, au moins un boîtier de commande, et au moins un circuit intégré, chacun comprenant au moins un processeur, l'ordinateur maître servant à interagir avec n'importe quel processeur par l'intermédiaire du boîtier de commande au moins.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)