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1. (WO2006115649) MODULE MULTIPUCE ET PROCEDE DE FABRICATION CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/115649    N° de la demande internationale :    PCT/US2006/010547
Date de publication : 02.11.2006 Date de dépôt international : 24.03.2006
CIB :
H01L 21/98 (2006.01), H01L 25/065 (2006.01)
Déposants : SPANSION LLC [US/US]; ONE AMD PLACE, MAIL STOP 68, P.o. Box 3453, Sunnyvale, California 94088-3453 (US) (Tous Sauf US).
YAN, John [US/US]; (US) (US Seulement).
DU, Yong [CN/US]; (US) (US Seulement).
SYMMON, Bruce E. [US/US]; (US) (US Seulement)
Inventeurs : YAN, John; (US).
DU, Yong; (US).
SYMMON, Bruce E.; (US)
Mandataire : DRAKE, Paul S.; ONE AMD PLACE, MAIL STOP 68, P.o. Box 3453, Sunnyvale, California 94088-3453 (US)
Données relatives à la priorité :
11/116,571 27.04.2005 US
Titre (EN) MULTI-CHIP MODULE AND METHOD OF MANUFACTURE
(FR) MODULE MULTIPUCE ET PROCEDE DE FABRICATION CORRESPONDANT
Abrégé : front page image
(EN)A multi-chip module (10) and a method for manufacturing the multi-chip module (10). A first semiconductor chip (40) is mounted to a support substrate (12) and a second semiconductor chip (50) is mounted to the first semiconductor chip (40). The second semiconductor chip (50) has a smaller dimension (51) than the first semiconductor chip (40). A spacer (60) is coupled to the second semiconductor chip (50). Bonding pads on the first (40) and second (50) semiconductor chips are wirebonded to bonding pads (18, 19, 20, 21) on the support substrate (12). A third semiconductor chip (80) is mounted to the spacer (60) and bonding pads (86) on the third semiconductor chip (80) are wirebonded to bonding pads (18, 19, 20, 21) on the support substrate (12).
(FR)Cette invention concerne un module multipuce (10) et un procédé de fabrication de ce module multipuce (10). A cet effet, une première puce de semi-conducteur (40) est montée sur un substrat de support (12) et une seconde puce de semi-conducteur (50) est montée sur la première puce de semi-conducteur (40). La seconde puce de semi-conducteur (50) présente une dimension (51) plus petite que la première puce de semi-conducteur (40). Un élément d'espacement (60) est couplé à la seconde puce de semi-conducteur (50). Des plots de contact situés sur la première (40) et sur la seconde puce de semi-conducteur (50) sont connectés par fil de soudure aux plots de contact (18, 19, 20, 21) du substrat de support (12). Une troisième puce de semi-conducteur (80) est monté sur l'élément d'espacement (60) et des plots de contact (86) situés sur la troisième puce de semi-conducteur (80) sont connectés par fil de soudure aux plots de contact (18, 19, 20, 21) du substrat de support (12).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)