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1. (WO2006115062) MODULE LOGIQUE POLYVALENT ET CIRCUIT DOTE DE CE MODULE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/115062    N° de la demande internationale :    PCT/JP2006/307767
Date de publication : 02.11.2006 Date de dépôt international : 12.04.2006
Demande présentée en vertu du Chapitre 2 :    20.02.2007    
CIB :
H03K 19/20 (2006.01), G11C 11/15 (2006.01), G11C 11/22 (2006.01), H03K 3/356 (2006.01), H03K 19/173 (2006.01), H03K 19/185 (2006.01)
Déposants : KYOTO UNIVERSITY [JP/JP]; 36-1, Yoshida-honmachi, Sakyo-ku, Kyoto-shi, Kyoto 6068501 (JP) (Tous Sauf US).
OGINO, Hiroyuki [JP/JP]; (JP) (US Seulement)
Inventeurs : OGINO, Hiroyuki; (JP)
Mandataire : SUGIMURA, Kosaku; 7F, Kazan Building 2-4, Kasumigaseki 3-chome Chiyoda-ku, Tokyo 100-0013 (JP)
Données relatives à la priorité :
2005-122047 20.04.2005 JP
Titre (EN) GENERAL-PURPOSE LOGIC MODULE AND CIRCUIT HAVING THE SAME
(FR) MODULE LOGIQUE POLYVALENT ET CIRCUIT DOTE DE CE MODULE
(JA) 汎用論理モジュール及びそれを有する回路
Abrégé : front page image
(EN)An integrated circuit (29) includes general-purpose logic modules (25), combining parts (26) and a calculating part (28). Each general-purpose logic module (25), which has two input/output control parts (23) and a storing part (24), receives setting and control information. Each input/output control part (23) performs combinational logic arithmetic of information inputted to an input/output terminal (21) and input/output control information inputted to an input/output terminal (22). The storing part (24) stores a result of the combinational logic arithmetic and develops a positive or negative output of that result. The storing part (24) includes a first inverting amplifier, a second inverting amplifier cross-linked thereto, and a nonvolatile storing element.
(FR)Selon l’invention, un circuit intégré (29) comporte des modules logiques polyvalents (25), des parties combinatoires (26) et une partie de calcul (28). Chaque module logique polyvalent (25) possède deux parties de commande d’entrée/sortie (23) et une partie de mémorisation (24) et reçoit des informations de réglage et de commande. Chaque partie de commande d’entrée/sortie (23) réalise des opérations d’arithmétique et de logique combinatoire sur les informations entrées dans un terminal d’entrée/sortie (21) et sur les informations de commande d’entrée/sortie entrées dans un terminal d’entrée/sortie (22). La partie de mémorisation (24) mémorise le résultat des opérations d’arithmétique et de logique combinatoire et convertit ce résultat en une sortie positive ou négative. La partie de mémorisation (24) comporte un premier amplificateur inverseur, un deuxième amplificateur inverseur relié au premier amplificateur inverseur par une connexion croisée et un élément de mémorisation non volatil.
(JA) 集積回路29は、汎用論理モジュール25と、結合部26と、計算部28とを具える。汎用論理モジュール25は、二つの入出力制御部23と、記憶部24とを有し、設定及び制御情報が入力される。入出力制御部23は、入出力端子21に入力される情報及び入出力端子22に入力される入出力制御情報の組合せ論理演算を行う。記憶部24は、組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する。記憶部24は、第1反転増幅器及びそれに交差結合した第2反転増幅器と、不揮発性の記憶素子とを有する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)