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1. (WO2006114879) SYSTEME D'ESSAI POUR PUCE MEMOIRE DANS UN MCP OU UN SIP
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/114879    N° de la demande internationale :    PCT/JP2005/007646
Date de publication : 02.11.2006 Date de dépôt international : 21.04.2005
CIB :
G11C 29/02 (2006.01), G11C 29/00 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
UCHIDA, Toshiya [JP/JP]; (JP) (US Seulement)
Inventeurs : UCHIDA, Toshiya; (JP)
Mandataire : FURUYA, Fumio; Dai2 Meiho Bldg. 9th Floor, 19-5, Nishishinjuku 1-chome, Shinjuku-ku, Tokyo 1600023 (JP)
Données relatives à la priorité :
Titre (EN) TEST SYSTEM FOR MEMORY CHIP IN MCP OR SIP
(FR) SYSTEME D'ESSAI POUR PUCE MEMOIRE DANS UN MCP OU UN SIP
(JA) MCPまたはSIPにおけるメモリチップのテストシステム
Abrégé : front page image
(EN)A plurality of test patterns generated by a test pattern generating circuit are outputted from a first memory chip to test a different type second memory chip packaged in a same package as the first memory chip. Therefore, when the different type memory chips are mounted in the same package, even in a case where a terminal of the memory chip is not connected with an external terminal, the memory chip can be tested. Since there is no need for forming the external terminal which is useless for a system, system cost can be reduced. As a test apparatus which generates a complicated test pattern is not required, test cost can be reduced. The test pattern generating circuit is configured by employing nonvolatile logic, therefore, the test can be performed without preparing a test pattern. Thus, a user who purchases the first and the second memory chips for configuring the system is permitted to easily perform the test.
(FR)L'invention concerne une pluralité de séquences d'essai générées par un circuit de génération de séquences d'essai à partir d'une première puce mémoire afin de soumettre une seconde puce mémoire de type différent incorporée dans le même boîtier que la première puce mémoire à un essai. Toutefois, lorsque des puces mémoire d'un type différent sont montées dans le même boîtier, même dans le cas où une borne de la puce mémoire n'est pas connectée avec une borne externe, il est possible de soumettre ladite puce mémoire à un essai. Du fait qu'il n'est pas nécessaire de former une borne externe qui est inutile pour un système, le coût du système se trouve réduit. Du fait qu'un appareil d'essai générant une séquence d'essais compliqués n'est pas nécessaire, le coût d'un essai peut également être réduit. Le circuit de génération de séquences d'essai est configuré par utilisation d'une logique non volatile, l'essai pouvant être exécuté sans préparer de séquence d'essai. En conséquence, un utilisateur qui achète les première et seconde puces mémoire pour configurer le système peut facilement exécuter l'essai.
(JA) テストパターン生成回路により生成される複数のテストパターンは、第1メモリチップと同じパッケージ内に実装される異種の第2メモリチップをテストするために、第1メモリチップから出力される。したがって、異種のメモリチップが同一のパッケージに搭載されるとき、メモリチップの端子がシステムの外部端子に接続されない場合にも、メモリチップをテストできる。システムに無駄な外部端子を形成する必要がないため、システムコストを削減できる。複雑なテストパターンを生成するテスト装置が不要になるため、テストコストを削減できる。テストパターン生成回路は、不揮発性の論理を用いて構成されているため、テストパターンを予め用意することなくテストを実施できる。このため、システムを構成するために第1および第2メモリチップを購入するユーザも、テストを容易に実施できる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)