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1. (WO2006055357) CONDENSATEUR EN TRANCHEE ET SUBSTRAT A ORIENTATION DE SURFACE HYBRIDE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/055357    N° de la demande internationale :    PCT/US2005/040524
Date de publication : 26.05.2006 Date de dépôt international : 09.11.2005
CIB :
H01L 21/8242 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (AE, AG, AL, AM, AT, AU, AZ, BA, BB, BE, BF, BG, BJ, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GW, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, MG, MK, ML, MN, MR, MW, MX, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SI, SK, SL, SM, SN, SY, SZ, TD, TG, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW only).
CHENG, Kangguo [US/US]; (US) (US Seulement).
RADENS, Carl, J. [US/US]; (US) (US Seulement)
Inventeurs : CHENG, Kangguo; (US).
RADENS, Carl, J.; (US)
Mandataire : JAKLITSCH, Lisa, U.; International Business Machines Corporation, 2070 Route 52 M/d 482, Hopewell Junction, NY 12533 (US)
Données relatives à la priorité :
10/904,583 17.11.2004 US
Titre (EN) TRENCH CAPACITOR WITH HYBRID SURFACE ORIENTATION SUBSTRATE
(FR) CONDENSATEUR EN TRANCHEE ET SUBSTRAT A ORIENTATION DE SURFACE HYBRIDE
Abrégé : front page image
(EN)Methods of forming a deep trench capacitor memory device (50) and logic devices (32, 40) on a single chip with hybrid surface orientation. The methods allow for fabrication of a system-on-chip (SoC) with enhanced performance including n-type complementary metal oxide semiconductor (CMOS) device SOI arrays and logic transistors on (100) surface orientation silicon, and p-type CMOS logic transistors on (110) surface orientation silicon. In addition, the method fabricates a silicon substrate trench capacitor within a hybrid surface orientation SOI and bulk substrate. Cost-savings is realized in that the array mask open and patterning for silicon epitaxial growth is accomplished in the same step and with the same mask.
(FR)L'invention concerne des procédés de formation de dispositifs de mémoire à condensateur en tranchée profonde et de dispositifs logiques sur une puce à orientation de surface hybride. Les procédés permettent de fabriquer un SoC (système sur puce) à performance améliorée comprenant des ensembles à région SOI (silicium sur isolant) de dispositifs CMOS (semi-conducteur à oxyde de métal complémentaire) de type n et des transistors logiques sur du silicium d'orientation de surface (100), et des transistors logiques CMOS de type p sur du silicium d'orientation de surface (110). Les procédés de l'invention permettent en outre de fabriquer un condensateur en tranchée de substrat en silicium dans une région SOI à orientation de surface hybride et un substrat massif. Les procédés de l'invention permettent de réaliser des économies de coûts par formation d'une ouverture de masque et par structuration d'une couche épitaxiale en silicium dans une même étape et à l'aide d'un même masque.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)