WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2006051612) CIRCUIT INTEGRE A SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/051612    N° de la demande internationale :    PCT/JP2004/016934
Date de publication : 18.05.2006 Date de dépôt international : 15.11.2004
Demande présentée en vertu du Chapitre 2 :    16.11.2004    
CIB :
G06F 1/04 (2006.01), G06F 1/10 (2006.01), G06F 1/32 (2006.01), H03K 5/15 (2006.01)
Déposants : RENESAS TECHNOLOGY CORP. [JP/JP]; 4-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1006334 (JP) (Tous Sauf US).
MOTOBA, Yoshiyuki [JP/JP]; (JP) (US Seulement).
SUGIHARA, Noboru [JP/JP]; (JP) (US Seulement).
YANAGIHARA, Toshikazu [JP/JP]; (JP) (US Seulement).
UCHITA, Minoru [JP/JP]; (JP) (US Seulement).
ORIHARA, Hiroyuki [JP/JP]; (JP) (US Seulement)
Inventeurs : MOTOBA, Yoshiyuki; (JP).
SUGIHARA, Noboru; (JP).
YANAGIHARA, Toshikazu; (JP).
UCHITA, Minoru; (JP).
ORIHARA, Hiroyuki; (JP)
Mandataire : TAMAMURA, Shizuyo; Room 901, Yamashiro Building 1, Kanda Ogawamachi 1-chome, Chiyoda-ku Tokyo 101-0052 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTEGRE A SEMI-CONDUCTEUR
(JA) 半導体集積回路
Abrégé : front page image
(EN)A semiconductor integrated circuit has a control circuit (7) and circuit modules (2, 3, 4) operating synchronously with a clock signal. A clock supply stop mode in which supply of a clock signal (CLK) to the circuit modules is stopped while the supply of the operating power to the circuit modules after power-on reset is maintained can be set. The control circuit can control the start timings of clock supply to the inside of the circuit modules in such a way that the start timings are shifted from one another when the clock supply stop mode is cancelled. By thus shifting the start timings from one another, the magnitudes of the rush currents caused in the circuit modules are reduced, and consequently significant drop of the power supply voltage can be suppressed.
(FR)L'invention concerne un circuit intégré à semi-conducteur qui comporte un circuit de commande (7) et des modules de circuits (2, 3, 4) fonctionnant de manière synchrone avec un signal d'horloge. On peut établir un mode d'arrêt de fourniture d'horloge dans lequel on arrête la fourniture d'un signal d'horloge (CLK) aux modules de circuits alors que l'on maintient la fourniture de l'énergie de fonctionnement aux modules de circuits après une réinitialisation à la mise sous tension. Le circuit de commande peut commander les cadencements de début de la fourniture de l'horloge à l'intérieur des modules de circuits de manière telle que les cadencements de début soient décalés les uns par rapport aux autres lorsque le mode d'arrêt de fourniture d'horloge est annulé. En décalant ainsi les cadencements de début les uns par rapport aux autres, les amplitudes des courants d'appel, provoqués dans les modules de circuits, sont réduits et en conséquence, une chute significative de la tension d'alimentation peut être supprimée.
(JA) 半導体集積回路は、制御回路(7)と、クロック信号に同期動作する複数の回路モジュール(2,3,4)とを有し、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号(CLK)の供給動作を停止するクロック供給停止モードの設定が可能にされ、前記制御回路は前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらす制御が可能にされる。前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらすことにより、回路モジュールで発生する突入電流の大きさが抑えられ、これにより、電源電圧が大きく降下する事態の発生を抑制することができる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)