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1. (WO2006050439) BOITIER SEMICONDUCTEUR MULTIPUCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/050439    N° de la demande internationale :    PCT/US2005/039684
Date de publication : 11.05.2006 Date de dépôt international : 01.11.2005
CIB :
H01L 23/02 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.o. Box 655474, Mail Station 3999, Dallas, TX 75265-5474 (US) (Tous Sauf US).
MATSUNAMI, Akira [JP/JP]; (JP) (US Seulement)
Inventeurs : MATSUNAMI, Akira; (JP)
Mandataire : FRANZ, Warren, L.; Texas Instruments Incorporated, Deputy General Patnet Counsel, P.O. Box 655474, M/s 3999, Dallas, TX 75265-5474 (US)
Données relatives à la priorité :
10/979,694 01.11.2004 US
Titre (EN) MULTICHIP SEMICONDUCTOR PACKAGE
(FR) BOITIER SEMICONDUCTEUR MULTIPUCE
Abrégé : front page image
(EN)A multichip semiconductor device has first and second semiconductor assemblies superposed in fixed vertically stacked relationship within a common package encapsulation (131). The first assembly has a chip (101) mounted on first leadframe (103, 104) presenting externally accessible input/output lead contacts (104). The second assembly has a chip (110) mounted on a second leadframe (114) presenting externally accessible input/output lead contacts (114a) outwardly of the first assembly contacts. In one embodiment, bond pads (102) of the first ship (101) face bond pads (112) of the second chip (110), and bond wires (106, 116) to each leadframe extend into a gap between the chips. Encapsulation material (130) fills the gap. Lead contacts (114) of the second leadframe may have extending lead portions with ends formed coplanar with the first leads (104).
(FR)L'invention concerne un dispositif semiconducteur multipuce comprenant un premier et un deuxième ensemble semiconducteur superposés dans une relation d'empilement vertical fixe à l'intérieur d'une encapsulation en boîtier commune (131). Le premier ensemble comprend une puce (101) montée sur une première grille de connexion (103, 104) présentant des contacts de broches entrée/sortie (104) accessibles de l'extérieur. Le deuxième ensemble comprend une puce (110) montée sur une deuxième grille de connexion (114) présentant des contacts de broches entrée/sortie (104a) accessibles de l'extérieur, vers l'extérieur par rapport aux contacts du premier ensemble. Dans un mode de réalisation, les plots de connexion (102) de la première puce (101) sont disposés face aux plots de connexion (112) de la deuxième puce (110), et les fils de connexion (106, 116) vers chaque grille de connexion s'étendent dans un espace situé entre les puces. Un matériau d'encapsulation (130) remplit cet espace. Les contacts de broches (104) de la première grille de connexion peuvent présenter une configuration de boîtier sans broches. Les contacts de broches (114) de la deuxième grille de connexion peuvent comporter des parties broches allongées, pourvues d'extrémités formées coplanaires avec les premières broches (104).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)