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1. (WO2006048921) SYSTÈME SUPPORT DE CONCEPTION DE DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/048921    N° de la demande internationale :    PCT/JP2004/016243
Date de publication : 11.05.2006 Date de dépôt international : 01.11.2004
CIB :
H01L 21/60 (2006.01), H01L 23/12 (2006.01), G06F 17/50 (2006.01)
Déposants : MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (Tous Sauf US).
RENESAS TECHNOLOGY CORP. [JP/JP]; 4-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1006334 (JP) (Tous Sauf US).
GOTO, Akihiro [JP/JP]; (JP) (US Seulement).
MATSUSHIMA, Hironori [JP/JP]; (JP) (US Seulement).
OGAWA, Hiroshige [JP/JP]; (JP) (US Seulement).
MATSUDA, Yoshio [JP/JP]; (JP) (US Seulement)
Inventeurs : GOTO, Akihiro; (JP).
MATSUSHIMA, Hironori; (JP).
OGAWA, Hiroshige; (JP).
MATSUDA, Yoshio; (JP)
Mandataire : SAKAI, Hiroaki; Sakai International Patent Office Kasumigaseki Building 2-5, Kasumigaseki 3-chome Chiyoda-ku, Tokyo 100-6019 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE DESIGN SUPPORT SYSTEM
(FR) SYSTÈME SUPPORT DE CONCEPTION DE DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の設計支援装置
Abrégé : front page image
(EN)A semiconductor device design support system for supporting wiring design of a bonding wire which connects a semiconductor chip with an interposer. The semiconductor device design support system is provided with a means for generating simulation design data by simulating generation of variance in arranging positions of the semiconductor chips on the interposer and generation of variance in positions of bonding wire connecting terminals of the interposer. The system is also provided with an analyzing means for analyzing troubles in semiconductor device manufacture due to the variance of the arranging positions of the semiconductor chips on the interposer and the variance in positions of the bonding wire connecting terminals of the interposer.
(FR)L’invention concerne un système support de conception de dispositif semi-conducteur pour supporter la conception de câblage d’un fil de liaison connectant une puce semi-conductrice avec une entretoise. Le système support de conception de dispositif semi-conducteur est pourvu d’un moyen générant des données de conception de simulation en simulant la génération de variance des positions de configuration des puces semi-conductrices sur l’entretoise et la génération de variance des positions des bornes de connexion des fils de liaison de l’entretoise. Le système est également muni d’un moyen d’analyse permettant d’analyser les problèmes de fabrication de dispositif semi-conducteur dus à la variance des positions de configuration des puces semi-conductrices sur l’entretoise et la variance des positions des bornes de connexion des fils de liaison de l’entretoise.
(JA) 半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半導体装置の設計支援装置であって、半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成する手段を備える。また、前記模擬設計データに基づいて、前記半導体チップのインターポーザへの配置位置のばらつき、および前記インターポーザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における不具合を分析する分析手段を備える。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)