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1. (WO2006047116) DISPOSITIF NON PLAN AVEC PORTION DE CORPS INFERIEURE AMINCIE ET PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/047116    N° de la demande internationale :    PCT/US2005/037169
Date de publication : 04.05.2006 Date de dépôt international : 13.10.2005
CIB :
H01L 29/786 (2006.01), H01L 21/336 (2006.01), H01L 29/423 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US) (Tous Sauf US).
SHAH, Uday [NP/US]; (US) (US Seulement).
DOYLE, Brian [IE/US]; (US) (US Seulement).
BRASK, Justin [CA/US]; (US) (US Seulement).
CHAU, Robert [US/US]; (US) (US Seulement).
LETSON, Thomas [US/US]; (US) (US Seulement)
Inventeurs : SHAH, Uday; (US).
DOYLE, Brian; (US).
BRASK, Justin; (US).
CHAU, Robert; (US).
LETSON, Thomas; (US)
Mandataire : VINCENT, Lester, J.; Blakely Sokoloff Taylor & Zafman, 12400 Wilshire Boulevard, 7th Floor, Los Angeles, CA 90025 (US)
Données relatives à la priorité :
10/973,228 25.10.2004 US
Titre (EN) NONPLANAR DEVICE WITH THINNED LOWER BODY PORTION AND METHOD OF FABRICATION
(FR) DISPOSITIF NON PLAN AVEC PORTION DE CORPS INFERIEURE AMINCIE ET PROCEDE DE FABRICATION
Abrégé : front page image
(EN)A nonplanar semiconductor device having a semiconductor body formed on an insulating layer of a substrate. The semiconductor body has a top surface opposite a bottom surface formed on the insulating layer and a pair of laterally opposite sidewalls wherein the distance between the laterally opposite sidewalls at the top surface is greater than at the bottom surface. A gate dielectric layer is formed on the top surface of the semiconductor body and on the sidewalls of the semiconductor body. A gate electrode is formed on the gate dielectric layer on the top surface and sidewalls of the semiconductor body. A pair of source/drain regions are formed in the semiconductor body on opposite sides of the gate electrode.
(FR)L'invention concerne un dispositif semi-conducteur non plan ayant un corps semi-conducteur formé sur une couche isolante d'un substrat. Le corps semi-conducteur possède une surface supérieure opposée à une surface inférieure formée sur la couche isolante et une paire de parois latérales opposées où la distance entre les parois latérales opposées au niveau de la surface supérieure est plus grande qu'au niveau de la surface inférieure. Une couche diélectrique de grille est formée au niveau de la surface supérieure du corps semi-conducteur et sur les parois latérales du corps semi-conducteur. Une électrode de grille est formée sur la couche diélectrique de grille sur la surface supérieure et les parois latérales du corps semi-conducteur. Une paire de régions de source/de drain sont formées dans le corps semi-conducteur sur des côtés opposés de l'électrode de grille.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)