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1. (WO2006044175) CIRCUIT LOGIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/044175    N° de la demande internationale :    PCT/US2005/035468
Date de publication : 27.04.2006 Date de dépôt international : 30.09.2005
CIB :
H03K 19/096 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
BJORKSTEN, Andrew, A. [US/US]; (US) (US Seulement).
MAI, Khoi, B. [VN/US]; (US) (US Seulement).
ROSSBACH, Paul, C. [US/US]; (US) (US Seulement)
Inventeurs : BJORKSTEN, Andrew, A.; (US).
MAI, Khoi, B.; (US).
ROSSBACH, Paul, C.; (US)
Mandataire : KING, Robert, L.; 7700 W. Parmer Lane, MD:PL02, Austin, TX 78729 (US)
Données relatives à la priorité :
10/967,563 18.10.2004 US
Titre (EN) LOGIC CIRCUITRY
(FR) CIRCUIT LOGIQUE
Abrégé : front page image
(EN)A logic circuit (100) including at least one evaluate circuit (130) coupled to a static output logic circuit (190). In one example, the evaluate circuit (130) includes a dynamic node (139), a full keeper (132), an evaluate device (136), and a logic tree (134). In some examples, the output logic circuit is a sampled static output logic circuit (150) and includes a sample device. In some examples, the logic circuit includes multiple evaluate circuits (140), each with a dynamic node (149) coupled to a control gate of a transistor of the output logic circuit. Some examples may include a delay (180) in a clock signal to increase the internal race margin.
(FR)L'invention concerne un circuit logique comprenant au moins un circuit d'évaluation couplé à un circuit logique à sortie statique. Dans un mode de réalisation, le circuit d'évaluation (130) comprend un noeud dynamique (139), une sauvegarde complète (132), un dispositif d'évaluation, et un arbre logique. Dans un autres mode de réalisation, le circuit logique de sortie est un circuit logique à sortie statique échantillonné et comprend un dispositif d'échantillonnage. Dans un autre mode de réalisation, le circuit logique comprend de nombreux circuits d'évaluation, chacun comprenant un noeud dynamique couplé à une passerelle de commande d'un transistor du circuit logique de sortie. Dans d'autres modes de réalisation, un retard dans le signal d'horloge permet d'améliorer la marge de concurrence interne.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)