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1. (WO2006041632) MATRICE MEMOIRE A MASSE VIRTUELLE ET PROCEDE CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/041632    N° de la demande internationale :    PCT/US2005/033785
Date de publication : 20.04.2006 Date de dépôt international : 20.09.2005
CIB :
H01L 29/76 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
PRINZ, Erwin J. [DE/US]; (US) (US Seulement)
Inventeurs : PRINZ, Erwin J.; (US)
Mandataire : KING, Robert L.; 7700 W. Parmer Lane, MD:PL02, Austin, TX 78729 (US)
Données relatives à la priorité :
10/961,296 08.10.2004 US
Titre (EN) A VIRTUAL GROUND MEMORY ARRAY AND METHOD THEREFOR
(FR) MATRICE MEMOIRE A MASSE VIRTUELLE ET PROCEDE CORRESPONDANT
Abrégé : front page image
(EN)A virtual ground memory array (VGA) is formed by forming source/drain lines (24, 26) using a patterned photoresist layer over a sacrificial layer (16). The sacrificial layer (16) is opened according to the pattern of the patterned photoresist layer. The openings are implanted to form the source/drain lines (24, 26) then filled with a conformal layer (27) of dielectric material that can be etched selective to the sacrificial layer (16). A chemical mechanical polishing (CMP) step is then performed until the top of the sacrificial layer (16) is exposed. Without requiring a mask, the sacrificial layer (16) is etched away while leaving the dielectric material (28, 30) over the source/drain lines. The removal of the sacrificial layer (16) exposes the substrate (12) between the source/drain lines (24, 26). A gate dielectric (36) and storage layer (38) is formed between the source drain lines (24, 26) and over the dielectric material (36). The word line (40) is then formed over the gate dielectric (36) and storage layer (38).
(FR)La présente invention concerne la formation d'une matrice mémoire à masse virtuelle ou 'VGA' (Virtual Ground memory Array) par réalisation de lignes sources/drains (24, 26) au moyen d'une couche de photorésine tracée au-dessus d'une couche sacrificielle (16). On ouvre cette couche sacrificielle (16) en respectant le dessin de la couche de photorésine tracée. Après avoir implanté les lignes sources/drains (24, 26) dans les ouvertures, on les comble avec une couche diélectrique conformante (27) se prêtant à une attaque sélective par rapport à la couche sacrificielle (16). Par polissage chimio-mécanique, on dégage le dessus de la couche sacrificielle (16). La couche sacrificielle part sans qu'il y ait besoin de masque tout en laissant le diélectrique (28, 30) au-dessus des lignes sources/drains. L'enlèvement de la couche sacrificielle (16) fait apparaître le substrat (12) entre les lignes sources/drains (24, 26). On réalise un diélectrique de grille (36) et une couche mémoire (38) entre les lignes sources/drains (24, 26) et au-dessus du diélectrique (36). On réalise ensuite la ligne mots (40) au-dessus du diélectrique de grille (36) et de la couche mémoire (38).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)