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1. (WO2006041069) PROCEDE DE FABRICATION DE PLAQUETTE RECUITE ET PLAQUETTE RECUITE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/041069    N° de la demande internationale :    PCT/JP2005/018746
Date de publication : 20.04.2006 Date de dépôt international : 12.10.2005
CIB :
H01L 21/324 (2006.01), H01L 21/22 (2006.01)
Déposants : Shin-Etsu Handotai Co., Ltd. [JP/JP]; 4-2, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1000005 (JP) (Tous Sauf US).
NAGOYA, Takatoshi [JP/JP]; (JP) (US Seulement)
Inventeurs : NAGOYA, Takatoshi; (JP)
Mandataire : YOSHIMIYA, Mikio; Uenosansei Bldg. 4F 6-4, Motoasakusa 2-chome Taito-ku, Tokyo 1110041 (JP)
Données relatives à la priorité :
2004-299228 13.10.2004 JP
Titre (EN) ANNEALED WAFER MANUFACTURING METHOD AND ANNEALED WAFER
(FR) PROCEDE DE FABRICATION DE PLAQUETTE RECUITE ET PLAQUETTE RECUITE
(JA) アニールウェーハの製造方法及びアニールウェーハ
Abrégé : front page image
(EN)In an annealed wafer manufacturing method, a boat whereupon semiconductor wafers are placed is inserted into a furnace core pipe, while introducing an inert gas into the furnace, and after all the semiconductor wafers to be products reach a soaking part, the inserting speed of the boat whereupon the semiconductor wafers are placed is reduced and/or temporarily stopped to maintain a space between the furnace core pipe and a shutter for a prescribed time, then, the furnace core pipe is closed by the shutter. Thus, change of specific resistivity of the wafer before and after heat treatment due to wafer contamination by conductive impurities during heat treatment is more surely prevented.
(FR)L’invention concerne un procédé de fabrication de plaquette recuite, dans lequel une nacelle sur laquelle sont placées des plaquettes en semiconducteur est insérée dans un tuyau de cœur de four, alors qu’un gaz inerte est introduit dans le four, et, lorsque toutes les plaquettes en semiconducteur à fabriquer atteignent une partie de trempage, la vitesse d’insertion de la nacelle sur laquelle sont placées les plaquettes en semiconducteur est réduite et/ou la nacelle est provisoirement arrêtée de façon à maintenir un espace entre le tuyau de cœur de four et un obturateur pendant une durée prescrite, et le tuyau de cœur de four est ensuite fermé par l’obturateur. Il est donc possible d’éviter avec plus de sûreté les variations de résistivité de la plaquette avant et après le traitement dues à une contamination par des impuretés conductrices pendant le traitement.
(JA) 本発明は、アニールウェーハを製造する方法であって、少なくとも、半導体ウェーハを載置したボートを炉心管内に挿入する際に、不活性ガスを炉内に導入しつつボートを挿入し、製品となる半導体ウェーハの全てが均熱部に到達した後、半導体ウェーハを載置したボートの挿入速度を減速及び/又は一時停止して炉心管とシャッターとの隙間を所定時間維持し、その後、炉心管をシャッターにより閉塞することを特徴とするアニールウェーハの製造方法を提供する。これにより、熱処理中に、ウェーハが導電性不純物により汚染されて、熱処理前後でウェーハの比抵抗が変化するのをより確実に防止することが可能なアニールウェーハの製造方法を提供できる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)