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1. (WO2006041059) DISPOSITIF DE TEST, METHODE DE TEST ET DISPOSITIF ELECTRONIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/041059    N° de la demande internationale :    PCT/JP2005/018700
Date de publication : 20.04.2006 Date de dépôt international : 11.10.2005
CIB :
G01R 31/28 (2006.01), H01L 27/04 (2006.01), H01L 21/8238 (2006.01)
Déposants : ADVANTEST CORPORATION [JP/JP]; 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071 (JP) (Tous Sauf US).
FURUKAWA, Yasuo [JP/JP]; (JP) (US Seulement)
Inventeurs : FURUKAWA, Yasuo; (JP)
Mandataire : RYUKA, Akihiro; 5F, Shinjuku Square Tower 22-1, Nishi-Shinjuku 6-chome Shinjuku-ku, Tokyo 163-1105 (JP)
Données relatives à la priorité :
2004-298259 12.10.2004 JP
Titre (EN) TEST DEVICE, TEST METHOD, AND ELECTRONIC DEVICE
(FR) DISPOSITIF DE TEST, METHODE DE TEST ET DISPOSITIF ELECTRONIQUE
(JA) 試験装置、試験方法、および電子デバイス
Abrégé : front page image
(EN)A test device tests a switching speed of a circuit including a logical element at a pre-stage and a logical element at a post-stage for inputting the output signal of the pre-stage logical element. The post-stage logical element includes a post-stage FET for inputting an output signal to a gate terminal and outputting different levels of voltage when the voltage of the output signal is greater or smaller than a threshold voltage. The test device includes: a threshold voltage setting unit for setting a substrate voltage of the post-stage FET to a value different from the substrate voltage during normal operation of the circuit so as to set a threshold voltage different from that of the normal operation at the post-stage FET; a delay time measuring unit for measuring a delay time of the circuit where a threshold value different from that of the normal operation is set; a failure detection unit for detecting failure of the switching speed of the circuit according to the delay time.
(FR)L'invention concerne un dispositif de test qui teste une vitesse de commutation d'un circuit comprenant un élément logique en un pré-étage et un élément logique en un post-étage pour introduire le signal de sortie de l'élément logique de pré-étage. L'élément logique de post-étage comprend un FET de post-étage pour introduire à une borne de grille un signal de sortie et sortir différents niveaux de tension lorsque la tension du signal de sortie est inférieure ou supérieure à une tension de seuil. Le dispositif de test comprend: une unité de réglage de tension de seuil pour régler une tension de substrat du FET de post-étage à une valeur différente de la tension de substrat pendant le fonctionnement normal du circuit, de façon à régler une tension de seuil différente de celle du fonctionnement normal au FET de post-étage; une unité de mesure de retard pour mesurer un retard du circuit lorsqu'une valeur de seuil différente de celle du fonctionnement normal est réglée; une unité de détection d'erreur pour détecter, en fonction du retard, une erreur de vitesse de commutation du circuit.
(JA) 前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含む回路のスイッチング速度を試験する試験装置であって、後段の論理素子は、出力信号をゲート端子に入力し、出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のFETを有するものであり、後段のFETのサブストレート電圧を、回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、後段のFETに通常動作時と異なるしきい値電圧を設定するしきい値電圧設定部と、通常動作時と異なるしきい値電圧が設定された回路の遅延時間を測定する遅延時間測定部と、遅延時間に基づいて回路のスイッチング速度の不良を検出する不良検出部とを備える試験装置を提供する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)