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1. (WO2006040819) DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/040819    N° de la demande internationale :    PCT/JP2004/015133
Date de publication : 20.04.2006 Date de dépôt international : 14.10.2004
Demande présentée en vertu du Chapitre 2 :    15.10.2004    
CIB :
H03M 1/12 (2006.01)
Déposants : RENESAS TECHNOLOGY CORP. [JP/JP]; 4-1, Marunouchi 2-chome, Chiyodaku, Tokyo 1006334 (JP) (Tous Sauf US).
NAKAMURA, Hirotsugu [JP/JP]; (JP) (US Seulement)
Inventeurs : NAKAMURA, Hirotsugu; (JP)
Mandataire : TAMAMURA, Shizuyo; Room 901, Yamashiro Building 1, Kanda, Ogawamachi 1-chome Chiyoda-ku, Tokyo 101-0052 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)A semiconductor device capable of satisfying both low power consumption of a booster circuit being used for operating an on-chip circuit constituted of an MOS transistor exhibiting a higher breakdown voltage for external power supply voltage and guarantee of boosting operation rate and stabilization of boosted voltage. The semiconductor device comprises an external interface circuit (2) having a first region of a specific breakdown voltage and a second region of a breakdown voltage lower than that of the first region wherein a first voltage supplied from the outside is used as an operation power supply voltage, a booster circuit (10) for producing a second voltage by boosting the first voltage, and a processing circuit (9) using the first voltage and the second voltage as the operation power supply voltage. The booster circuit performs boosting operation at a first rate when the processing circuit is operated and performs preboosting operation at a second rate lower than the first rate before the processing circuit is operated.
(FR)La présente invention concerne un dispositif semi-conducteur qui permet une faible consommation d'énergie d'un circuit amplificateur utilisé pour faire fonctionner un circuit sur puce composé d'un transistor MOS présentant une tension de claquage supérieure pour une tension d'alimentation externe et qui permet également une amplification de la vitesse de fonctionnement et une stabilisation de la tension amplifiée. Ce dispositif semi-conducteur comprend un circuit d'interface externe (2) qui présente une première région de tension de claquage spécifique et une seconde région de tension de claquage inférieure à celle de la première région, une première tension provenant de l'extérieur étant utilisée comme tension d'alimentation, un circuit amplificateur (10) conçu pour produire une seconde tension en amplifiant la première tension, ainsi qu'un circuit de traitement (9) qui utilise la première tension et la seconde tension comme tension d'alimentation. Le circuit amplificateur effectue une opération d'amplification à une première vitesse lorsque le circuit de traitement est activé et effectue une opération de pré-amplification à une seconde vitesse, inférieure à la première vitesse, avant que le circuit de traitement ne soit activé.
(JA) 外部供給電源電圧に対するより高い耐圧のMOSトランジスタで構成されたオンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足できる半導体装置を提供することを目的とする。本発明に係る半導体装置は、所定の耐圧電圧を有する第1の領域と、前記第1の領域よりも低い耐圧電圧を有する第2の領域とを有し、前記第1の領域は、外部から供給される第1の電圧を動作電源電圧に用いる外部インタフェース回路(2)と、前記第1の電圧を昇圧して第2の電圧を生成する昇圧回路(10)と、前記第1の電圧と第2の電圧を動作電源電圧に用いる処理回路(9)とを有し、前記昇圧回路は、前記処理回路が動作されるときは第1の速度で昇圧動作を行い、前記処理回路が動作される前に前第1の速度よりも遅い第2の速度で予め昇圧動作を行う。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)