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1. (WO2006039625) CORRELATION DE DEFAILLANCES D'ELEMENTS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/039625    N° de la demande internationale :    PCT/US2005/035422
Date de publication : 13.04.2006 Date de dépôt international : 03.10.2005
CIB :
G06F 17/50 (2006.01)
Déposants : MENTOR GRAPHICS CORPORATION [US/US]; 8005 SW Boeckman Road, Wilsonville, OR 97070-7777 (US) (Tous Sauf US).
ABERCROMBIE, David [US/US]; (US) (US Seulement).
JAHANGIRI, Jay [US/US]; (US) (US Seulement)
Inventeurs : ABERCROMBIE, David; (US).
JAHANGIRI, Jay; (US)
Mandataire : EVANS, Thomas, L.; Banner & Witcoff, LTD., 1001 G Street, N.W., Eleventh Floor, Washington, DC 20001-4597 (US)
Données relatives à la priorité :
60/615,329 01.10.2004 US
Titre (EN) FEATURE FAILURE CORRELATION
(FR) CORRELATION DE DEFAILLANCES D'ELEMENTS
Abrégé : front page image
(EN)Techniques are disclosed for determining the likelihood that a known feature in an integrated circuit design will cause a defect during the manufacturing process. According to some of these techniques, various logical units that incorporate an identified design feature are identified, and the amount that the design feature occurs in each of a plurality of these logical units is determined. The failure rate of integrated circuit portions corresponding to at least these logical units are then obtained. A feature failure coefficient indicating the likelihood that the feature will cause a defect then is determined by correlating the failure rates with the amount of occurrences of the feature. Some of these techniques additionally are used to identify new design features that are more likely to cause a defect. More particularly, the failure rates for logical units are predicted based upon the amount of the known features occurring in each of the logical units and their predicted impact upon the yield of portions of an integrated circuit corresponding to these logical units. These predicted failure rates are then compared with the actual failure rates of integrated circuit portions corresponding to the logical units, and the portions having the largest discrepancy are identified.
(FR)L'invention concerne des techniques permettant de déterminer la probabilité qu'un élément connu dans une conception de circuit intégré entraîne un défaut au cours du procédé de fabrication. Selon certaines desdites techniques, diverses unités logiques qui intègrent un élément de conception identifié sont identifiées et le nombre de fois où l'élément de conception apparaît dans chaque unité d'une pluralité desdites unités logiques est déterminé. Le taux de défaillance de parties de circuit intégré correspondant à au moins ces unités logiques est ensuite obtenu. Un coefficient de défaillance d'élément indiquant la probabilité que l'élément entraîne un défaut est alors déterminé par corrélation des taux de défaillance avec la quantité d'occurrences de l'élément. Certaines desdites techniques sont en outre utilisées afin d'identifier de nouveaux éléments de conception qui sont plus susceptibles d'entraîner un défaut. Plus particulièrement, les taux de défaillance d'unités logiques sont prédits en fonction du nombre des éléments connus apparaissant dans chacune des unités logiques et de leur impact prédit sur le rendement de parties d'un circuit intégré correspondant auxdites unités logiques. Lesdits taux de défaillance prédits sont ensuite comparés aux taux de défaillance réels de parties de circuit intégré correspondant aux unités logiques et les parties présentant la différence la plus importante sont identifiées.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)