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1. (WO2006036629) TRANSISTORS A GRILLE EN U ET PROCEDES DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/036629    N° de la demande internationale :    PCT/US2005/033439
Date de publication : 06.04.2006 Date de dépôt international : 16.09.2005
CIB :
H01L 29/786 (2006.01), H01L 21/336 (2006.01), H01L 29/423 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, California 95052 (US) (Tous Sauf US).
DOYLE, Brian [IE/US]; (US) (US Seulement).
SINGH, Surinder [IN/US]; (US) (US Seulement).
SHAH, Uday [NP/US]; (US) (US Seulement).
BRASK, Justin [US/US]; (US) (US Seulement).
CHAU, Robert [US/US]; (US) (US Seulement)
Inventeurs : DOYLE, Brian; (US).
SINGH, Surinder; (US).
SHAH, Uday; (US).
BRASK, Justin; (US).
CHAU, Robert; (US)
Mandataire : VINCENT, Lester J.; BLAKELY SOKOLOFF TAYLOR & ZAFMAN, 12400 Wilshire Boulevard, 7th Floor, Los Angeles, California 950025 (US)
Données relatives à la priorité :
10/949,994 23.09.2004 US
Titre (EN) U-GATE TRANSISTORS AND METHODS OF FABRICATION
(FR) TRANSISTORS A GRILLE EN U ET PROCEDES DE FABRICATION
Abrégé : front page image
(EN)Process is described for manufacturing of non-planar multi-corner transistor structures. A fin of a semiconductor material having a mask on a top surface of the fin is formed on a first insulating layer. A second insulating layer is formed on the fin exposing a top surface of the mask, wherein a protection layer is deposited between the fin and the second insulating layer. Next, the mask is removed and spacers are formed on the fin adjacent to the protection layer. A recess having a bottom and opposing sidewalls is formed in the fin. A gate dielectric layer and a gate electrode are formed on the top surface, the opposing sidewalls of the fin and on the bottom and on the opposing sidewalls of the recess in the fin. A source region and a drain region are formed in the fin at the opposite sides of the gate electrode.
(FR)Le procédé décrit la fabrication de structures de transistors multi-angle non planaires. Une ailette d'un matériau semi-conducteur ayant un masque sur sa surface supérieure est formée sur une première couche d'isolation. Une deuxième couche d'isolation est formée sur l'ailette exposant une surface supérieure du masque, dans laquelle une couche de protection est déposée entre l'ailette et la deuxième couche d'isolation. Ensuite, le masque est retiré et des entretoises sont formées sur l'ailette adjacente à la couche de protection. Un évidement ayant une paroi inférieure et des parois opposées est formé dans l'ailette. Une couche diélectrique de grille et une électrode de grille sont formées sur la surface supérieure, sur les parois opposées de l'ailette et sur la paroi inférieure et les parois opposées de l'évidement dans l'ailette. Une région source et une région de drain sont formées dans l'ailette sur les côtés opposés de l'électrode de grille.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)