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1. (WO2006030666) AMPLIFICATEUR TAMPON, PILOTE DE CI ET APPAREIL D’AFFICHAGE EMPLOYANT CE PILOTE DE CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/030666    N° de la demande internationale :    PCT/JP2005/016307
Date de publication : 23.03.2006 Date de dépôt international : 06.09.2005
CIB :
H03F 1/56 (2006.01), H03F 3/50 (2006.01), H03K 19/0175 (2006.01)
Déposants : ROHM CO., LTD [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585 (JP) (Tous Sauf US).
INOKUCHI, Hiroyuki [JP/JP]; (JP) (US Seulement)
Inventeurs : INOKUCHI, Hiroyuki; (JP)
Mandataire : KAJIYAMA, Tsuyoshi; 8-8-15-201, Nishi-Shinjuku Shinjuku-ku, Tokyo 160-0023 (JP)
Données relatives à la priorité :
2004-264852 13.09.2004 JP
Titre (EN) BUFFER AMPLIFIER, DRIVER IC, AND DISPLAY APPARATUS USING THAT DRIVER IC
(FR) AMPLIFICATEUR TAMPON, PILOTE DE CI ET APPAREIL D’AFFICHAGE EMPLOYANT CE PILOTE DE CI
(JA) バッファアンプ、ドライバICおよびこのドライバICを用いる表示装置
Abrégé : front page image
(EN)[PROBLEMS] To provide a buffer circuit that is driven by a low voltage and performs a high speed operation. [MEANS FOR SOLVING PROBLEMS] A buffer circuit comprises a first comparator in which a MOS transistor having one of P and N channels between the input and output terminals of a buffer amplifier constitutes a comparing part in which a predetermined offset voltage is established for the comparison operation of this comparing part; and a switch circuit that is switched ON/OFF in response to an output signal from the first comparator. The buffer circuit flows a current from a power supply line through the switch circuit to the output terminal, thereby accelerating the rise of the output voltage of the buffer amplifier. The buffer circuit further comprises a second comparator in which a MOS transistor having the other of P and N channels constitutes a comparing part; and an operation limiting circuit that limits the comparison operation of the second comparator into a range of the dead band of the transistor constituting the comparing part of the first comparator. The switch circuit is switched ON/OFF in response to the output signal of the first comparator and that of the second comparator.
(FR)L’invention a pour but de proposer un circuit tampon piloté par une basse tension et fonctionnant à haute vitesse. Le circuit tampon comprend un premier comparateur entrés où un transistor MOS ayant l’un des canaux P et N entre les bornes d’entrée et de sortie d’un amplificateur tampon constitue une partie de comparaison où une tension prédéterminée de décalage est établie pour le fonctionnement de la comparaison de cette partie de comparaison ; et un circuit interrupteur qui commute en MARCHE/ARRÊT en réaction à un signal de sortie du premier comparateur. Le circuit tampon fait circuler un courant d’une ligne d’alimentation, par le circuit interrupteur, vers la borne de sortie, accélérant ainsi la croissance de la tension de sortie de l’amplificateur tampon. Le circuit tampon, en outre, comprend un deuxième comparateur où un transistor MOS ayant l’autre des canaux P et N constitue une partie de comparaison ; et un circuit de limitation de fonctionnement qui limite le fonctionnement en comparaison du second comparateur à une plage de la bande neutre du transistor constituant la partie de comparaison du premier comparateur. Le circuit interrupteur est commuté en MARCHE/ARRÊT en réaction au signal de sortie du premier comparateur et à celui du deuxième comparateur.
(JA)【課題】  低電圧駆動で高速動作をするバッファ回路を提供することにある。 【解決手段】  この発明は、バッファアンプの入力端子と出力端子との間にPチャネルあるいはNチャネルのいずれか一方のMOSトランジスタで比較部が構成されこの比較部の比較動作に所定のオフセット電圧が設定された第1のコンパレータとこの第1のコンパレータの出力信号に応じてON/OFFするスイッチ回路とを有し、電源ラインから出力端子にスイッチ回路を介して電流を流すことでバッファアンプの出力電圧の立上がりを加速するバッファ回路において、PチャネルあるいはNチャネルのいずれか他方のMOSトランジスタで比較部が構成された第2のコンパレータと、第2のコンパレータの比較動作を第1のコンパレータの比較部を構成するトランジスタの不感帯の範囲に制限する動作制限回路とを備えていて、スイッチ回路が第1のコンパレータの出力信号および第2のコンパレータの出力信号に応じてON/OFFされるものである。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)