WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2006030562) PLAQUE MULTICOUCHE INCORPORANT DES COMPOSANTS ÉLECTRONIQUES DE PUCE ET MÉTHODE POUR PRODUIRE CELLE-CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/030562    N° de la demande internationale :    PCT/JP2005/009853
Date de publication : 23.03.2006 Date de dépôt international : 30.05.2005
CIB :
H05K 3/46 (2006.01)
Déposants : Murata Manufacturing Co., Ltd. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP) (Tous Sauf US).
WADA, Ryuichiro [JP/JP]; (JP) (US Seulement).
IKEDA, Tetsuya [JP/JP]; (JP) (US Seulement)
Inventeurs : WADA, Ryuichiro; (JP).
IKEDA, Tetsuya; (JP)
Mandataire : OHARA, Hajime; Shinko Bldg. 5th fl., 14-14 Shinyokohama 2-chome, Kohoku-ku Yokohama-shi, Kanagawa 2220033 (JP)
Données relatives à la priorité :
2004-266107 13.09.2004 JP
Titre (EN) MULTILAYER BOARD INCORPORATING CHIP ELECTRONIC COMPONENT AND METHOD FOR PRODUCING THE SAME
(FR) PLAQUE MULTICOUCHE INCORPORANT DES COMPOSANTS ÉLECTRONIQUES DE PUCE ET MÉTHODE POUR PRODUIRE CELLE-CI
(JA) チップ型電子部品内蔵型多層基板及びその製造方法
Abrégé : front page image
(EN)In the case of a conventional multilayer ceramic board, the electronic components incorporated and wiring conductors formed previously on and in the multilayer board are connected only on one side of the upper or lower part of the electronic component at the production stage, and thereby connection reliability deteriorates because of misregistration at the time of overlaying or difference in contraction behavior at the time of baking. A multilayer board (10) incorporating chip electronic components comprises a multilayer board (11) formed by overlaying a plurality of dielectric layers (11A) and having an internal conductor pattern (12), and a chip electronic component (13) provided at the interface between the upper and lower dielectric layers (11A) and having an external terminal electrode (13A). The external terminal electrode (13A) is connected with an in-plane conductor (12A) provided at the interface through a first connection conductor (14A) extending downward from the interface between the upper and lower dielectric layers (11A) along the chip electronic component (13) and a second connection conductor (14B) extending upward from the interface between the upper and lower dielectric layers (11A) along the chip electronic component (13).
(FR)Dans le cas d’une plaque céramique multicouche conventionnelle, les composants électroniques incorporés et les conducteurs de câblage formés auparavant sur et dans la plaque multicouche ne sont connectés, à l’étape de production, que d’un côté, en partie supérieure ou inférieure, des composants électroniques ce qui dégrade la fiabilité des connexions en raison de décalages lors de la superposition ou de différences de contraction au moment de la cuisson. Cette plaque multicouche (10) incorporant des composants électroniques de puce comprend une plaque multicouche (11) formée par superposition d’une pluralité de couches diélectriques (11A) et ayant un motif interne de conducteurs (12) et des composants électroniques de puce (13) à l’interface entre les couches diélectriques supérieures et inférieures (11A) et ayant une électrode de raccordement externe (13A). L’électrode de raccordement externe (13A) est raccordée à un conducteur dans le plan (12A) figurant à l’interface, au moyen d’un premier conducteur de connexion (14A) s’étendant vers le bas à partir de l’interface entre les couches diélectriques supérieures et inférieures (11A) le long des composants électroniques de puce (13) et d’un deuxième conducteur de connexion (14B) s’étendant vers le haut à partir de l’interface entre les couches diélectriques supérieures et inférieures (11A) le long des composants électroniques de puce (13).
(JA) 従来の多層セラミック基板の場合には、内蔵される各電子部品と予め多層基板に形成されている配線導体とが、製造段階で電子部品の上部または下部のいずれか片側で接続されるため、積層時の積みズレや焼成時の収縮挙動の差異により接続信頼性の低下を生じる。  本発明のチップ型電子部品内蔵型多層基板10は、複数の誘電体層11Aが積層され且つ内部導体パターン12を有する多層基板11と、上下の誘電体層11Aの界面に設けられ且つ外部端子電極13Aを有するチップ型電子部品13と、を含み、外部端子電極13Aは、上下の誘電体層11Aの界面から下方向へチップ型電子部品13に沿って延びる第1接続導体14Aと、上下の誘電体層11Aの界面から上方へチップ型電子部品13に沿って延びる第2接続導体14Bとを介して、界面に設けられた面内導体12Aに接続されている。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)