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1. WO2006007142 - PUCE ULTRAFINE ET PROCEDE DE FABRICATION

Numéro de publication WO/2006/007142
Date de publication 19.01.2006
N° de la demande internationale PCT/US2005/017703
Date du dépôt international 19.05.2005
CIB
H01L 21/301 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV de la classification périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
301pour subdiviser un corps semi-conducteur en parties distinctes, p.ex. cloisonnement en zones séparées
H01L 21/46 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
34les dispositifs ayant des corps semi-conducteurs non couverts par H01L21/06, H01L21/16 et H01L21/18156
46Traitement de corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/36-H01L21/428161
CPC
H01L 21/3065
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
3065Plasma etching; Reactive-ion etching
H01L 21/78
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
78with subsequent division of the substrate into plural individual devices
Y10S 438/977
YSECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
10TECHNICAL SUBJECTS COVERED BY FORMER USPC
STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
438Semiconductor device manufacturing: process
977Thinning or removal of substrate
Déposants
  • FREESCALE SEMICONDUCTOR, INC. [US]/[US] (AllExceptUS)
  • MANCINI, David, P. [US]/[US] (UsOnly)
  • CHUNG, Young [KR]/[US] (UsOnly)
  • DAUKSHER, William, J. [US]/[US] (UsOnly)
  • WESTON, Donald, F. [US]/[US] (UsOnly)
  • YOUNG, Steven, R. [US]/[US] (UsOnly)
  • BAIRD, Robert, W. [US]/[US] (UsOnly)
Inventeurs
  • MANCINI, David, P.
  • CHUNG, Young
  • DAUKSHER, William, J.
  • WESTON, Donald, F.
  • YOUNG, Steven, R.
  • BAIRD, Robert, W.
Mandataires
  • KING, Robert, L.
Données relatives à la priorité
10/881,14430.06.2004US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) ULTRA-THIN DIE AND METHOD OF FABRICATING SAME
(FR) PUCE ULTRAFINE ET PROCEDE DE FABRICATION
Abrégé
(EN)
In accordance with a specific embodiment, a method of processing a semiconductor substrate is disclosed whereby the substrate is thinned, and the dice formed on the substrate are singulated by a common process. Trench regions (42, 43) are formed on a backside of the substrate. An isotropic etch of the backside results in a thinning of the substrate while maintaining the depth of the trenches, thereby facilitating singulation of the die.
(FR)
Selon une variante spécifique, l'invention concerne un procédé de traitement de substrat à semi-conducteurs : amincissement de substrat et formation de puce sur substrat selon une technique classique. On établit des zones de tranchées (42, 43) sur une partie arrière de substrat. Suite à une attaque isotropique de l'arrière, le substrat est aminci, mais avec maintien de la profondeur des tranchées, ce qui facilite la singulation de puce.
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