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1. WO2006001946 - MECANISME POUR ELIMINER LA PENALITE DE REPRISE LORS DE LA REEMISSION D'INSTRUCTIONS DIFFEREES

Numéro de publication WO/2006/001946
Date de publication 05.01.2006
N° de la demande internationale PCT/US2005/017454
Date du dépôt international 18.05.2005
Demande présentée en vertu du Chapitre 2 06.01.2006
CIB
G06F 9/38 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9Dispositions pour la commande par programme, p.ex. unités de commande
06utilisant des programmes stockés, c. à d. utilisant un moyen de stockage interne à l'équipement de traitement de données pour recevoir ou conserver les programmes
30Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
38Exécution simultanée d'instructions
CPC
G06F 9/3836
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3836Instruction issuing, e.g. dynamic instruction scheduling, out of order instruction execution
G06F 9/3838
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3836Instruction issuing, e.g. dynamic instruction scheduling, out of order instruction execution
3838Dependency mechanisms, e.g. register scoreboarding
G06F 9/384
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3836Instruction issuing, e.g. dynamic instruction scheduling, out of order instruction execution
3838Dependency mechanisms, e.g. register scoreboarding
384Register renaming
G06F 9/3842
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3836Instruction issuing, e.g. dynamic instruction scheduling, out of order instruction execution
3842Speculative instruction execution
G06F 9/3857
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3836Instruction issuing, e.g. dynamic instruction scheduling, out of order instruction execution
3857Result writeback, i.e. updating the architectural state
G06F 9/3863
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3861Recovery, e.g. branch miss-prediction, exception handling
3863using multiple copies of the architectural state, e.g. shadow registers
Déposants
  • SUN MICROSYSTEMS, INC. [US]/[US] (AllExceptUS)
  • CHAUDRY, Shailender [IN]/[US] (UsOnly)
  • CAPRIOLI, Paul [CA]/[US] (UsOnly)
  • TREMBLAY, Marc [CA]/[US] (UsOnly)
Inventeurs
  • CHAUDRY, Shailender
  • CAPRIOLI, Paul
  • TREMBLAY, Marc
Mandataires
  • PARK, A., Richard
Données relatives à la priorité
11/058,52114.02.2005US
60/579,91114.06.2004US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD FOR IMPROVED REISSUE OF DEFERRED INSTRUCTIONS
(FR) MECANISME POUR ELIMINER LA PENALITE DE REPRISE LORS DE LA REEMISSION D'INSTRUCTIONS DIFFEREES
Abrégé
(EN)
One embodiment of the present invention provides a system which facilitates eliminating a restart penalty when reissuing deferred instructions in a processor that supports speculative-execution. During a normal execution mode, the system issues instructions for execution in program order. Upon encountering an unresolved data dependency during execution of an instruction, the processor performs a checkpointing operation and executes subsequent instructions in an execute-ahead mode, wherein instructions that cannot be executed because of the unresolved data dependency are deferred, and wherein other non-deferred instructions are executed in program order. When an unresolved data dependency is resolved during execute-ahead mode, the processor begins to execute the deferred instructions in a deferred mode. In doing so, the processor initially issues deferred instructions, which have already been decoded, from a deferred queue. Simultaneously, the processor feeds instructions from a deferred SRAM into the decode unit, and these instructions eventually pass into the deferred queue.
(FR)
Dans un mode de réalisation, la présente invention concerne un système qui facilite l'élimination d'une pénalité de reprise lors de la réémission d'instructions différées dans un processeur qui supporte l'exécution spéculative. Au cours d'un mode d'exécution normal, le système émet des instructions destinées à être exécutées dans l'ordre du programme. Lorsqu'il rencontre une dépendance de données non résolue pendant l'exécution d'une instruction, le processeur exécute une opération d'établissement de point de contrôle et exécute des instructions subséquentes dans un mode d'exécution par avance, les instructions qui ne peuvent pas être exécutées du fait de la dépendance de données non résolue étant différées, les autres instructions non différées étant exécutées dans l'ordre du programme. Lorsqu'une dépendance de données non résolue est résolue au cours d'un mode d'exécution par avance, le processeur commence à exécuter les instructions différées dans un mode différé. Ainsi, le processeur émet initialement les instructions différées, qui ont déjà été décodées, d'une file d'attente différée. Simultanément, le processeur achemine les instructions d'une SRAM différée vers une unité de décodage et lesdites instructions passent éventuellement dans la file d'attente différée. Ainsi, au début d'un mode différé, des instructions différées peuvent être émises à partir de la file d'attente différée sans avoir à passer par l'unité de décodage, ce qui laisse du temps aux instructions différées de la SRAM différée de passer par l'unité de décodage.
Également publié en tant que
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