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1. (WO2005083798) STRUCTURE A FAIBLE CAPACITE CONTRE LES DECHARGES ELECTROSTATIQUES, PLACEE SOUS UN PLOT DE CONNEXION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/083798    N° de la demande internationale :    PCT/US2005/006109
Date de publication : 09.09.2005 Date de dépôt international : 24.02.2005
CIB :
H01L 27/02 (2006.01), H01L 29/87 (2006.01)
Déposants : MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Boulevard, Chandler, AZ 85224-6199 (US) (Tous Sauf US).
YACH, Randy, L. [US/US]; (US) (US Seulement)
Inventeurs : YACH, Randy, L.; (US)
Mandataire : SLAYDEN, Bruce, W., II; Baker Botts L.L.P., 1500 San Jacinto Center, 98 San Jacinto Blvd., Austin, TX 78701 (US)
Données relatives à la priorité :
10/787,387 26.02.2004 US
Titre (EN) LOW CAPACITANCE ESD-PROTECTION STRUCTURE UNDER A BOND PAD
(FR) STRUCTURE A FAIBLE CAPACITE CONTRE LES DECHARGES ELECTROSTATIQUES, PLACEE SOUS UN PLOT DE CONNEXION
Abrégé : front page image
(EN)An ESD-protection structure is located substantially under an integrated circuit bond pad. This ESD-protection structure is formed as a low capacitance structure by inserting a forward diode between the bond pad and the ESD clamp circuit. Placing the ESD-protection structure under the bond pad eliminates parasitic substrate capacitance and utilizes a parasitic PNP transistor formed from the inserted forward biased diode. The ESD-protection structure comprises adjacent alternating P+ and N+ diffusions located substantially under a bond pad to be ESD protected. The P+ diffusions are connected to the bond pad metal with metal vias through an insulating layer located between the bond pad and the P+ and N+ diffusions. The N+ diffusions are adjacent to the P+ diffusions. An N+ diffusion surrounds the N+ and P+ diffusions, and ties together the N+ diffusions so as to form a continuous N+ diffusion completely around each of the P+ diffusions. An N- well is located substantially under the N+ and P+ diffusions. The surrounding N+ diffusion partially overlaps the edge of the N- well below it. An outer portion of the N+ diffusion, the portion overlapping the N- well, is within a P- well. The P- well may be the substrate of the integrated circuit. Another N+ diffusion encircles the N+ diffusion surrounding the P+ diffusions. The another N+ diffusion is in the P- well and a field oxide may be located between the N+ diffusion and the another N+ diffusion. An NPN field transistor is formed with the N+ diffusion being the transistor collector, the P- well being the transistor base and the another N+ diffusion being the emitter. The another N+ diffusion (emitter) may be connected to ground by a conductive connection, e.g., metal or low resistance semiconductor material.
(FR)Une structure de protection contre les décharges électrostatiques (ESD) est disposée sensiblement sous un plot de connexion de circuit intégré. Cette structure de protection anti-ESD est formée en tant que structure à faible capacité par insertion d'une diode en polarisation avant entre le plot de connexion et le circuit de calage des ESD. Le fait de placer la structure de protection contre les ESD sous le plot de connexion permet de supprimer la capacité parasite du substrat et d'utiliser un transistor PNP parasite formé à partir de la diode à polarisation avant inséré. La structure de protection contre les ESD comprend des diffusions P+ et N+ adjacentes et alternées, situées sensiblement sous un plot de connexions devant être protégé contre les ESD. Les diffusions P+ sont raccordées au métal du plot de connexion au moyen de trous d'interconnexion en métal formés à travers une couche isolante située entre le plot de connexion et les diffusions P+ et N+ . Les diffusions N+ sont adjacentes aux diffusions P+. Une diffusion N+ entoure les diffusions N+ et P+, et relie entre elles les diffusions N+ de manière à former une diffusion N+ continue entourant complètement chacune des diffusions P+ . Un puits N- est situé sensiblement sous les diffusions N+ et P+. La diffusion N+ périphérique recouvre partiellement le bord du puits N- sous-jacent. Une partie externe de la diffusion N+, la partie recouvrant le puits N-, est située à l'intérieur d'un puits P-. Le puits P- peut être le substrat du circuit intégré. Une autre diffusion N+ encercle la diffusion N+ entourant les diffusions P+. Cette autre diffusion N+ se trouve dans le puits P- et un oxyde de champ peut être situé entre la diffusion N+ et l'autre diffusion N+. Un transistor à effet de champ NPN est formé avec la diffusion N+ comme collecteur de transistor, le puits P- comme base du transistor et l'autre diffusion N+ comme émetteur. L'autre diffusion N+ (émetteur) peut être raccordée à la terre par une connexion conductive, par exemple, en métal ou en matière semi-conductrice à faible résistance.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)