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1. (WO2005083727) COMPOSANT ELECTRONIQUE CERAMIQUE EMPILE ET PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/083727    N° de la demande internationale :    PCT/JP2005/001418
Date de publication : 09.09.2005 Date de dépôt international : 01.02.2005
CIB :
H01G 4/12 (2006.01), H01G 4/252 (2006.01), H01G 4/30 (2006.01)
Déposants : MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP) (Tous Sauf US).
HORIE, Shigeyuki [JP/JP]; (JP) (US Seulement).
DOZEN, Tomohiro [JP/JP]; (JP) (US Seulement).
NOJI, Takashi [JP/JP]; (JP) (US Seulement).
FURUSAWA, Tatsuo [JP/JP]; (JP) (US Seulement).
KAWAI, Takaaki [JP/JP]; (JP) (US Seulement)
Inventeurs : HORIE, Shigeyuki; (JP).
DOZEN, Tomohiro; (JP).
NOJI, Takashi; (JP).
FURUSAWA, Tatsuo; (JP).
KAWAI, Takaaki; (JP)
Mandataire : MIYAZAKI, Chikara; 6F, Daido Seimei Bldg. 5-4, Tanimachi 1-chome, Chuo-ku Osaka-shi, Osaka 540-0012 (JP)
Données relatives à la priorité :
2004-054807 27.02.2004 JP
Titre (EN) STACKED CERAMIC ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREOF
(FR) COMPOSANT ELECTRONIQUE CERAMIQUE EMPILE ET PROCÉDÉ DE FABRICATION
(JA) 積層型セラミック電子部品及びその製造方法
Abrégé : front page image
(EN)A stacked ceramic electronic component and a manufacturing method thereof are provided. The stacked ceramic electronic component has an external electrode wherein sintered electrode layers, middle electrolytic plating layers and electrolytic plating layers are stacked in this order, does not easily generate insulation resistance failure in a high-temperature load test and has high reliability. On both edge surfaces (4a) and (4b) of a ceramic sintered body (4) having internal electrodes (2) and (3), first and second external electrodes (5) and (6) are formed. Each of the external electrodes (5) and (6) has a structure wherein the sintered electrode layers (5a) and (6a), middle electrolytic plating layers (5b) and (6b) and electrolytic plating layers (5c) and (6c) are stacked in this order. On the outer surfaces of the sintered electrode layers (5a) and (6a), exposing surface parts (7a) of an insulating oxide (7) based on a glass frit contained in the sintered electrode layer are exposed. Under the condition where a metal (8) is deposited on the exposing surface parts (7a), middle electrolytic layers (5b) and (6b) are formed by electrolytic plating.
(FR)Il est prévu un composant électronique céramique et un procédé de fabrication. Le composant céramique empilé présente une électrode externe dans lequel des couches d'électrode frittées, des couches de revêtement électrolytique médianes et des couches de revêtement électrolytique sont empilées dans cet ordre, ne génère pas facilement une défaillance de résistance à l'isolation dans un test de charge à haute température et présente une fiabilité élevée. Des premières et secondes électrodes externes (5) et (6) sont formées sur les deux surfaces de bord (4a) et (4b) d'un corps fritté céramique (4) ayant des électrodes internes (2) et (3). Chacune des électrodes externes (5) et (6) ont une structure dans laquelle les couches d'électrode frittées (5a) et (6a), des couches de revêtement électrolytique médianes (5b) et (6b) et des couches de revêtement électrolytique (5c) et (6c) sont empilées dans cet ordre. Sur les surfaces externes des couches d'électrode frittées (5a) et (6a), des parties de surface d'exposition (7a) d'un oxyde isolant (7) basé sur une fritte de verre contenue dans la couche d'électrode frittée sont exposées. Dans la condition où un métal (8) est déposé sur les parties de surface d'exposition (7a), des couches médianes de revêtement électrolytique (5b) et (6b) sont formées par finition électrolytique.
(JA) 焼結電極層、中間電解めっき層及び電解めっき層がこの順序で積層されている外部電極を有する積層型セラミック電子部品であって、高温負荷試験における絶縁抵抗不良が生じ難く、信頼性に優れた積層型セラミック電子部品及びその製造方法を提供する。  内部電極2,3を有するセラミック焼結体4の両端面4a,4bに第1,第2の外部電極5,6が形成されており、各外部電極5,6は、焼結電極層5a,6a、中間電解めっき層5b,6b及び電解めっき層5c,6cをこの順序で積層構造した構造を有し、焼結電極層5a,6aの外表面に、焼結電極層に含有されているガラスフリットに基づく絶縁性の酸化物7の露出表面部分7aが露出しており、該露出表面部分7aに金属8が付着された状態で、中間電解めっき層5b,6bが電解めっきにより形成されている、積層型セラミック電子部品。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)