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1. (WO2005081403) CIRCUIT D'AJUSTEMENT DE PHASE REDUISANT AU MINIMUM LES IRREGULARITES AUX ETAPES DE PHASE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/081403    N° de la demande internationale :    PCT/EP2005/000973
Date de publication : 01.09.2005 Date de dépôt international : 01.02.2005
CIB :
H03K 5/14 (2006.01), H03L 7/081 (2006.01), H03L 7/099 (2006.01)
Déposants : TEXAS INSTRUMENTS DEUTSCHLAND GMBH [DE/DE]; Haggertystrasse 1, 85356 Freising (DE) (Tous Sauf US).
DIETL, Markus [DE/DE]; (DE) (US Seulement).
TAMBOURIS, Sotirios [GR/DE]; (DE) (US Seulement)
Inventeurs : DIETL, Markus; (DE).
TAMBOURIS, Sotirios; (DE)
Mandataire : DEGWERT, Hartmut; Prinz & Partner GbR, Manzingerweg 7, 81241 Münich (DE)
Données relatives à la priorité :
10 2004 007 172.1 13.02.2004 DE
Titre (EN) PHASE ADJUSTING CIRCUIT FOR MINIMIZING IRREGULARITIES AT PHASESTEPS
(FR) CIRCUIT D'AJUSTEMENT DE PHASE REDUISANT AU MINIMUM LES IRREGULARITES AUX ETAPES DE PHASE
Abrégé : front page image
(EN)An integrated phase adjusting circuit (12) for the generation of a clock output signal (CLKout) with a phase intermediate the phases of first and second input signals of equal frequency with a fixed phaseshift between said first and second signals is proposed. The circuit has an interpolator unit (30) which determines the phase of the clock signal relative to either one of the first input signal and the second input signal, and is controlled externally by a control signal (PHfine) to execute a phasestep if the phase of the clock signal is to be shifted. The circuit (12) comprises a synchronization unit (40) which synchronizes the phasestep with the clock output signal generated by the circuit.
(FR)L'invention concerne un circuit d'ajustement de phase intégré (12) servant à générer un signal de sortie d'horloge (CLKout) comportant une phase intermédiaire entre les phases d'un premier et d'un deuxième signal d'entrée de fréquence égale, le déplacement de phase étant fixe entre lesdits premier et deuxième signaux. Ce circuit comprend une unité interpolateur (30) qui détermine la phase du signal d'horloge par rapport au premier signal d'entrée ou au deuxième signal d'entrée, et qui est commandée de manière externe par un signal de commande (PHfine) pour exécuter une étape de phase si la phase du signal d'horloge doit être déplacée. Le circuit (12) selon l'invention comprend également une unité de synchronisation (40) qui synchronise l'étape de phase avec le signal de sortie d'horloge généré par le circuit.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)