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1. (WO2005069121) CIRCUIT ELECTRONIQUE A CANALISATION FIFO
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2005/069121 N° de la demande internationale : PCT/IB2004/052932
Date de publication : 28.07.2005 Date de dépôt international : 29.12.2004
CIB :
G06F 5/06 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
5
Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données manipulées
06
pour modifier la vitesse de débit des données, c. à d. régularisation de la vitesse
Déposants :
KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL (AllExceptUS)
TIMMERMANS, Daniel [NL/NL]; NL (UsOnly)
Inventeurs :
TIMMERMANS, Daniel; NL
Mandataire :
ELEVELD, Koop, J.; Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Données relatives à la priorité :
04100087.813.01.2004EP
Titre (EN) ELECTRONIC CIRCUIT WITH A FIFO PIPELINE
(FR) CIRCUIT ELECTRONIQUE A CANALISATION FIFO
Abrégé :
(EN) An asynchronously operated FIFO pipe-line (10a-d) comprises a plurality of handshake chains functionally in parallel. Successive data items are each passed by selecting a chain dependent on a value of the data item. The FIFO pipelines (10a-d) comprise successive pipe-line stages, each pipe-line stage with respective handshake stages (12, 16) of each of the plurality of handshake chains. A coordination circuit (15) prevents handshakes in mutually different ones of handshake chains from overtaking one another. Preferably four phase handshake protocols are used with logic gates (26, 28) between the request line ((REQ1- i, REQ0- i) and the acknowledge line (ACK1- i, ACK0- i) at the input of a stage and a set-reset latch (20, 22) with a set input coupled to the output of the logic gate (26, 28). The latch has a data output coupled to the request line of at the output of the stage, a reset input coupled to the acknowledge line of the output of the stage, and a not-data output coupled to the coordination circuit (24). The coordination circuit (24) is arranged to disable response of the logic gates (26, 28) of all handshake stages in a pipeline stage while the not-data output of any one of the set-reset latches (20, 22) the pipeline stage indicates a set state.
(FR) L'invention concerne une canalisation FIFO fonctionnant de manière asynchrone (10a-d) comprenant une pluralité de chaînes d'établissement de liaison en parallèle. Des articles de données successives passent par la sélection d'une chaîne dépendant de la valeur de l'article de données. Les canalisations FIFO (10a-d) comprennent des étages de canalisation successifs, chaque étage de canalisation étageant avec des étages d'établissement de liaison correspondants (12, 16) de chaque chaîne d'établissement de liaison. Un circuit de coordination (15) empêche l'établissement de liaison dans l'une des différentes chaînes qui dépasse les autres. De préférence, des protocoles d'établissement de liaison de phase sont utilisés au moyen de passerelles de logiques (26, 28) entre la ligne de demande et (REQ1_i, REQ0_i) et la ligne de reconnaissance (ACK1_i, ACK0_i) sur l'entrée d'un étage et d'un verrou (20, 22) de réinitialisation au moyen d'une entrée d'ensemble couplée à la sortie de la passerelle de logique (26, 28). Le verrou présente une sortie de données couplée à la ligne de demandes sur la sortie de l'étage, une entrée de réinitialisation couplée à la ligne de reconnaissance de la sortie de l'étage, et une sortie de non données couplée à un circuit de coordination (24). Le circuit de coordination (24) est disposé de manière à ne pas autoriser une réponse de passerelles de logique (26, 28) de tous les étages d'établissement de liaison dans un étage de la canalisation, tandis que la sortie de non données des verrous (20, 22) de réinitialisation de l'étage de canalisation indique un état de mise en marche.
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États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP1714209JP2007518178US20070113049CN1902580