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1. (WO2005066832) CIRCUIT INTEGRE COMPRENANT DES TRANCHES DSP EN CASCADE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/066832    N° de la demande internationale :    PCT/US2004/043113
Date de publication : 21.07.2005 Date de dépôt international : 21.12.2004
CIB :
G06F 15/78 (2006.01), G06F 15/80 (2006.01), H03K 19/177 (2006.01)
Déposants : XILINX, INC. [US/US]; 2100 Logic Drive, San Jose, CA 95124 (US)
Inventeurs : SIMKINS, James, M.; (US).
YOUNG, Steven, P.; (US).
WONG, Jennifer; (US).
NEW, Bernard, J.; (US).
CHING, Alvin, Y.; (US)
Mandataire : CHANROO, Keith, A.; Xilinx, Inc., 2100 Logic Drive, San Jose, CA 95124 (US)
Données relatives à la priorité :
60/533,153 29.12.2003 US
60/533,181 29.12.2003 US
60/533,280 29.12.2003 US
Titre (EN) INTEGRATED CIRCUIT WITH CASCADING DSP SLICES
(FR) CIRCUIT INTEGRE COMPRENANT DES TRANCHES DSP EN CASCADE
Abrégé : front page image
(EN)Described is an integrated circuit (IC) with columns of DSP slices that can be cascaded to create DSP circuits of varying size and complexity. Each DSP slice includes a plurality of operand input ports and a slice output port, all of which are programmably connected to general routing and logic resources. The operand ports receive operands for processing, and a slice output port conveys processed results. Each slice additionally includes a feedback port connected to the respective slice output port, to support accumulate functions in this embodiment, and a cascade input port connected to the output port of an upstream slice to support cascading.
(FR)L'invention concerne un circuit intégré (IC) comprenant des colonnes de tranches DSP pouvant être cascadées de manière à créer des circuits DSP de taille et complexité diverses. Chaque tranche DSP comprend une pluralité de ports d'entrée d'opérande et un port de sortie de tranche, ceux-ci étant tous connectés de manière programmée à un routage général et des ressources logiques. Les ports d'opérande reçoivent des opérandes aux fins de traitement et le port de sortie de tranche transporte des résultats traités. Chaque tranche comprend, en outre, un port de rétroaction connecté au port de sortie de tranche respectif, de manière à supporter des fonctions accumulées dans ce mode de réalisation et un port d'entrée de cascade connecté au port de sortie d'une tranche amont, aux fins de support du cascadage.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)