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1. (WO2005062380) INTÉGRATION BIPOLAIRE ET CMOS À HAUTEUR DE CONTACT RÉDUITE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2005/062380 N° de la demande internationale : PCT/US2003/040003
Date de publication : 07.07.2005 Date de dépôt international : 16.12.2003
Demande présentée en vertu du Chapitre 2 : 28.06.2005
CIB :
H01L 21/8249 (2006.01) ,H01L 27/06 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8248
Combinaison de technologie bipolaire et de technologie à effet de champ
8249
Technologie bipolaire et MOS
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
06
comprenant une pluralité de composants individuels dans une configuration non répétitive
Déposants :
INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504, US (AllExceptUS)
HE, Zhong-Xiang [US/US]; US (UsOnly)
JOSEPH, J., Alvin [IN/US]; US (UsOnly)
ORNER, A., Bradley [US/US]; US (UsOnly)
RAMACHANDRAN, Vidhya [IN/US]; US (UsOnly)
ST. ONGE, A., Stephen [US/US]; US (UsOnly)
WANG, Ping-Chuan [--/US]; US (UsOnly)
Inventeurs :
HE, Zhong-Xiang; US
JOSEPH, J., Alvin; US
ORNER, A., Bradley; US
RAMACHANDRAN, Vidhya; US
ST. ONGE, A., Stephen; US
WANG, Ping-Chuan; US
Mandataire :
GIBB, W., Frederick; McGinn & Gibb, PLLC 2568-A Riva Road Suite 304 Annapolis, MD 21401, US
Données relatives à la priorité :
Titre (EN) BIPOLAR AND CMOS INTEGRATION WITH REDUCED CONTACT HEIGHT
(FR) INTÉGRATION BIPOLAIRE ET CMOS À HAUTEUR DE CONTACT RÉDUITE
Abrégé :
(EN) Disclosed is a method and structure for an integrated circuit structure that includes a plurality of complementary metal oxide semiconductor (CMOS) transistors (116) and a plurality of vertical bipolar transistors (118) positioned on a single substrate (110). The vertical bipolar transistors (118) are taller devices than the CMOS transistors (116). In this structure, a passivating layer (112) is positioned above the substrate (110), and between the vertical bipolar transistors (118) and the CMOS transistors (116). A wiring layer (120) is above the passivating layer (112). The vertical bipolar transistors (118) are in direct contact with the wiring layer (120) and the CMOS transistors (116) are connected to the wiring layer (114) by contacts extending through the passivating layer (112).
(FR) L'invention concerne un procédé et une structure destinés à une structure de circuit intégré qui comprend une pluralité de transistors à semi-conducteur complémentaire à l'oxyde de métal (CMOS) (116) et une pluralité de transistors bipolaires verticaux (118) positionnés sur un seul substrat (110). Les transistors bipolaires verticaux (118) sont des dispositifs plus grands que les transistors CMOS (116). Dans cette structure, une couche de passivation (112) est disposée sur le substrat (110) et entre les transistors bipolaires verticaux (118) et les transistors CMOS (116). Une couche de câblage (120) est disposée sur la couche de passivation (112). Les transistors bipolaires verticaux (118) se trouvent en contact direct avec la couche de câblage (120) et les transistors CMOS (116) sont connectés à la couche de câblage (114) par des contacts qui traversent la couche de passivation (112).
front page image
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
KR1020060121184EP1695383JP2007524980US20090039522CN1879216AU2003300962
IN4048/DELNP/2006