Recherche dans les collections de brevets nationales et internationales
Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2005062353) METHODE DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR ET DISPOSITIF SEMICONDUCTEUR PRODUIT PAR CETTE METHODE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2005/062353 N° de la demande internationale : PCT/IB2004/052578
Date de publication : 07.07.2005 Date de dépôt international : 29.11.2004
CIB :
H01L 21/265 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/10 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
26
Bombardement par des radiations ondulatoires ou corpusculaires
263
par des radiations d'énergie élevée
265
produisant une implantation d'ions
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
02
Corps semi-conducteurs
06
caractérisés par leur forme; caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
10
avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
Déposants :
KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL (AllExceptUS)
PAWLAK, Bartlomiej, J. [PL/BE]; NL (UsOnly)
DUFFY, Raymond, J. [IE/BE]; NL (UsOnly)
Inventeurs :
PAWLAK, Bartlomiej, J.; NL
DUFFY, Raymond, J.; NL
Mandataire :
ELEVELD, Koop, J.; Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Données relatives à la priorité :
03104776.418.12.2003EP
Titre (EN) METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINED WITH SUCH A METHOD
(FR) METHODE DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR ET DISPOSITIF SEMICONDUCTEUR PRODUIT PAR CETTE METHODE
Abrégé :
(EN) The invention relates to a method of manufacturing a semiconductor device (10) with a field effect transistor, in which method a semiconductor body (1) of silicon is provided at a surface thereof with a source region (2) and a drain region (3) of a first conductivity type, which both are provided with extensions (2A,3A) and with a channel region (4) of a second conductivity type, opposite to the first conductivity type, between the source region (2) and the drain region (3) and with a gate region (5) separated from the surface of the semiconductor body (1) by a gate dielectric (6) above the channel region (4), and wherein a pocket region (7) of the second conductivity type and with a doping concentration higher than the doping concentration of the channel region (4) is formed below the extensions (2A,3A), and wherein the pocket region (7) is formed by implanting heavy ions in the semiconductor body (1), after which implantation a first annealing process is done at a moderate temperature and a second annealing process with fast ramp-up is done at a higher temperature. According to the invention, the method is characterized in that between the two annealing processes amorphous silicon in the semiconductor body (1) is intentionally kept present in a surface region of the semiconductor body (1) which extends from the surface of the semiconductor body up to about the projected range of the implanted pocket region (7). This may be obtained by e.g. timely interrupting the first annealing process or by making the relevant region amorphous by an implantation of inert ions between the first and the second annealing process. In this way a very abrupt and narrow doping profile in the pocket region (7) is obtained, which is advantageous for future CMOS devices.
(FR) L'invention concerne une méthode de fabrication d'un dispositif semiconducteur (10) ayant un transistor à effet de champ. Une surface d'un corps semiconducteur (1) en silicium est pourvue d'une région de source (2) et d'une région de drain (3) d'un premier type de conductivité. Les deux régions sont pourvues d'extensions (2A, 3A) et d'une région de canal (4) d'un deuxième type de conductivité opposée au premier type de conductivité, entre la région de source (2) et la région de drain (3), et d'une région de grille (5) séparée de la surface du corps semiconducteur (1) par un diélectrique de grille (6) situé au-dessus de la région de canal (4). Une poche (7) du deuxième type de conductivité et ayant une concentration en dopants supérieure à celle de la région de canal (4) est formée au-dessous des extensions (2A, 3A) par implantation d'ions lourds dans le corps semiconducteur (1), suivie d'un premier processus de recuit à une température modérée et d'un deuxième processus de recuit avec une augmentation rapide de la température jusqu'à une température plus élevée. Selon l'invention, la méthode se caractérise en ce le silicium amorphe dans le corps semiconducteur (1) est intentionnellement maintenu, entre les deux processus de recuit, dans une région superficielle du corps semiconducteur (1) qui s'étend de la surface du corps semiconducteur jusqu'au bord prévu de la poche implantée (7). A cet effet, on peut interrompre à temps le premier processus de recuit ou on peut rendre amorphe la région pertinente par implantation d'ions inertes entre le premier et le deuxième processus de recuit. On obtient ainsi dans la poche (7) un profil très abrupt et étroit de dopage qui est avantageux dans des dispositifs CMOS futurs.
front page image
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP1697977JP2007516614US20070105291CN1894776