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1. (WO2005045373) MEMOIRE, PROCEDE DE COMMANDE DE MEMOIRE ET DISPOSITIF D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/045373    N° de la demande internationale :    PCT/JP2004/010860
Date de publication : 19.05.2005 Date de dépôt international : 29.07.2004
CIB :
G06F 12/16 (2006.01), G11C 11/413 (2006.01), G11C 29/00 (2006.01)
Déposants : ROHM CO., LTD [JP/JP]; 21, Saiin Mizosaki-Cho, Ukyo-ku Kyoto-shi, Kyoto 6158585 (JP) (Tous Sauf US).
MARUMOTO, Kyoji [JP/JP]; (JP) (US Seulement).
SAWAMURA, Yo [JP/JP]; (JP) (US Seulement).
MURATA, Tatsuhiko [JP/JP]; (JP) (US Seulement).
SUENAGA, Yoshiaki [JP/JP]; (JP) (US Seulement)
Inventeurs : MARUMOTO, Kyoji; (JP).
SAWAMURA, Yo; (JP).
MURATA, Tatsuhiko; (JP).
SUENAGA, Yoshiaki; (JP)
Mandataire : MORISHITA, Sakaki; 2-11-12, Ebisu-Nishi Shibuya-ku, Tokyo 1500021 (JP)
Données relatives à la priorité :
2003-377503 06.11.2003 JP
Titre (EN) MEMORY DEVICE, MEMORY CONTROL METHOD AND DISPLAY DEVICE
(FR) MEMOIRE, PROCEDE DE COMMANDE DE MEMOIRE ET DISPOSITIF D'AFFICHAGE
(JA) メモリ装置、メモリ制御方法および表示装置
Abrégé : front page image
(EN)A substantial amount of hardware resource is additionally required to remedy memory cell errors by the use of parity bit. In this invention, a test circuit (12) performs a test on the memory cells of a memory block (10) by hardware. If an error cell is detected, the address thereof is registered in a first error address register (21) or a second error address register (22). An access by a processor to the address of the error cell is detected by a first address comparator (31) or a second address comparator (32). Data is written into a first correction register (51) or a second correction register (52) as an alternate cell, or data is read out therefrom. Thus, the error cell can be superseded by the alternate cell.
(FR)Une quantité substantielle de ressources matérielles supplémentaires est nécessaire pour pallier les erreurs de cellules mémoire au moyen de bit de parité. Dans cette invention, un circuit de contrôle (12) soumet les cellules mémoire d'un bloc mémoire (10) à un contrôle par matériel. Si une cellule erronée est détectée, son adresse est enregistrée dans un premier registre d'adresses d'erreur (21) ou un second registre d'adresses d'erreur (22). Un premier comparateur d'adresses (31) ou un second comparateur d'adresses (32) détecte l'accès d'un processeur à l'adresse de la cellule erronée. Les données sont écrites sur un premier registre de correction (51) ou sur un second registre de correction (52), telle une cellule secondaire, ou les données sont lues à partir de celle-ci. Une cellule erronée peut être ainsi remplacée par la cellule secondaire.
(JA) パリティビットを設けてメモリセルのエラーを救済するためには、相当量のハードウエア増加を覚悟しなければならない。テスト回路12はメモリブロック10のメモリセルに対してハードウエアでテストを実行する。エラーセルが検出されるとき、そのアドレスが第1エラーアドレスレジスタ21または第2エラーアドレスレジスタ22に記録される。プロセッサがエラーセルのアドレスにアクセスすると、第1アドレスコンパレータ31または第2アドレスコンパレータ32がこれを検出し、代替セルとしての第1補正レジスタ51または第2補正レジスタ52へデータを書き込み、またはそれらからデータを読み出す。これにより、エラーセルが代替セルでカバーされる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)