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1. (WO2005043591) TRANSISTORS MOSFET A HAUTE PERFORMANCE ET CONTRAINTE AUGMENTEE COMPORTANT UNE SOURCE/DRAIN SI:C ET SIGE A CROISSANCE EPITAXIALE, ET PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/043591    N° de la demande internationale :    PCT/US2004/034562
Date de publication : 12.05.2005 Date de dépôt international : 19.10.2004
Demande présentée en vertu du Chapitre 2 :    19.08.2005    
CIB :
H01L 21/00 (2006.01), H01L 21/461 (2006.01), H01L 31/117 (2006.01), H01L 23/48 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (Tous Sauf US).
CHIDAMBARRAO, Dureseti [US/US]; (US) (US Seulement).
DOKUMACI, Omer [TR/US]; (US) (US Seulement).
CHEN, Huajie [CN/US]; (US) (US Seulement)
Inventeurs : CHIDAMBARRAO, Dureseti; (US).
DOKUMACI, Omer; (US).
CHEN, Huajie; (US)
Mandataire : ABATE, Joseph, P.; IBM Corporation, Dept. 18G, Building 300/482, 2070 Route 52, Hopewell Junction, NY 12533 (US)
Données relatives à la priorité :
10/689,506 20.10.2003 US
Titre (EN) HIGH PERFORMANCE STRESS-ENHANCED MOSFETs USING Si:C AND SiGe EPITAXIAL SOURCE/DRAIN AND METHOD OF MANUFACTURE
(FR) TRANSISTORS MOSFET A HAUTE PERFORMANCE ET CONTRAINTE AUGMENTEE COMPORTANT UNE SOURCE/DRAIN SI:C ET SIGE A CROISSANCE EPITAXIALE, ET PROCEDE DE FABRICATION
Abrégé : front page image
(EN)A semiconductor device and method of manufacturing a semiconductor device. The semiconductor device includes channels for a pFET and an nFET. A SiGe layer is selectively grown in the source and drain regions of the pFET channel and a Si:C layer is selectively grown in source and drain regions of the nFET channel. The SiGe and Si:C layer match a lattice network of the underlying Si layer to create a stress component. In one implementation, this causes a compressive component in the pFET channel and a tensile component in the nFET channel.
(FR)La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de dispositif à semiconducteurs. Le dispositif à semiconducteurs de l'invention comprend des canaux destinés à une structure pFET et à une structure nFET. On forme par croissance épitaxiale sélective une couche de SiGe dans les régions source et drain du canal pFET et une couche de SiC dans les régions source et drain du canal nFET. Les couches SiGe et SiC sont appariées à un réseau en treillis de la couche Si sous-jacente de manière à créer une composante de contrainte. Dans un mode de réalisation, cela entraîne l'apparition d'une composante de compression dans le canal pFET et d'une composante de tension dans le canal nFET.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)