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1. (WO2005043543) MEMOIRE INTEGREE A SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/043543    N° de la demande internationale :    PCT/DE2004/002410
Date de publication : 12.05.2005 Date de dépôt international : 29.10.2004
CIB :
G11C 7/10 (2006.01), G11C 7/20 (2006.01), G11C 8/00 (2006.01), G11C 8/12 (2006.01), G11C 11/4072 (2006.01), G11C 11/408 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
FUNFROCK, Fabien [FR/DE]; (DE) (US Seulement).
KALLSCHEUER, Jochen [DE/DE]; (DE) (US Seulement).
SOMMER, Michael, Bernhard [DE/DE]; (DE) (US Seulement).
STOCKEN, Christian [DE/DE]; (DE) (US Seulement)
Inventeurs : FUNFROCK, Fabien; (DE).
KALLSCHEUER, Jochen; (DE).
SOMMER, Michael, Bernhard; (DE).
STOCKEN, Christian; (DE)
Mandataire : EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; Ridlerstr. 55, 80339 München (DE)
Données relatives à la priorité :
103 50 704.3 30.10.2003 DE
10 2004 051 158.6 20.10.2004 DE
Titre (DE) INTEGRIERTER HALBLEITERSPEICHER
(EN) SEMICONDUCTOR INTEGRATED MEMORY
(FR) MEMOIRE INTEGREE A SEMI-CONDUCTEURS
Abrégé : front page image
(DE)Ein integrierter Halbleiterspeicher (100) umfasst einen ersten Speicherbereich (40a), einen zweiten Speicherbereich (40b), sowie erste Adressanschlüsse (A0, A1,..., An) und einen zweiten Adressanschluss (An+1). Ein an dem zweiten Adressanschluss anliegendes zweites Adresssignal (AS2) legt den Zugriff auf den ersten oder zweiten Speicherbereich fest, wohingegen über erste Adresssignale (AS1a, ..., AS1n) an den ersten Adressanschlüssen festgelegt wird, auf welche Speicherzelle innerhalb des ersten oder zweiten Speicherbereichs zugegriffen wird. In einer ersten Speicherkonfiguration werden alle Adressanschlüsse (A0, A1, ..., An, An+1) extern mit Adresssignalen angesteuert und somit der Zugriff auf eine Speicherzelle im ersten oder zweiten Speicherbereich (40a, 40b) gesteuert. In einer zweiten Speicherkonfiguration werden lediglich die ersten Adressanschlüsse (A0, A1,..., An) von extern angesteuert, wohingegen ein Signalisierungsbit in einem Mode-Register (51) den Zugriff auf den ersten oder zweiten Speicherbereich regelt. Dadurch wird ein Zugriff auf den zweiten Speicherbereich (40b) ermöglicht, auch wenn keine Möglichkeit besteht, den zweiten Adressanschluss (An+1) extern anzusteuern.
(EN)The invention concerns a semiconductor integrated memory (100) comprising a first memory zone (40a), a second memory zone (40b), as well as first address connections (A0, A1,..., An) and a second address connection (An+1). A second address signal (AS2) applied to the second address connection specifies whether the system should access the first or the second memory zone, while first address signals (AS1a, ..., AS1n) specify, at the first address connections, which memory cell, inside the first or the second memory zone, the system should access. In a first memory configuration, all the address connections (A0, A1, ..., An, An+1) are externally controlled by means of address signals for specifying whether the system should access a memory cell in the first or in the second memory zone (40a, 40b). In a second memory configuration, only the first address connections (A0, A1,..., An) are externally controlled, while a signalling bit regulates, in a mode register (51), access to the first or the second memory zone, thus enabling access to the second memory zone (40b), even when it is impossible to control the second address connection address (An+1) externally.
(FR)L'invention concerne une mémoire intégrée à semi-conducteurs (100) comprenant une première zone de mémoire (40a), une deuxième zone de mémoire (40b), ainsi que des premières connexions d'adresses (A0, A1,..., An) et une deuxième connexion d'adresse (An+1). Un deuxième signal d'adresse (AS2) appliqué à la deuxième connexion d'adresse spécifie si le système doit accéder à la première ou à la deuxième zone de mémoire, tandis que des premiers signaux d'adresse (AS1a, ..., AS1n) spécifient, au niveau des premières connexions d'adresses, à quelle cellule de mémoire, à l'intérieur de la première ou de la deuxième zone de mémoire, le système doit accéder. Dans une première configuration de mémoire, toutes les connexions d'adresses (A0, A1, ..., An, An+1) sont commandées de manière externe au moyen de signaux d'adresse qui permettent de spécifier si le système doit accéder à une cellule mémoire dans la première ou dans la deuxième zone de mémoire (40a, 40b). Dans une deuxième configuration de mémoire, seules les premières connexions d'adresses (A0, A1,..., An) sont commandées de manière externe, tandis qu'un bit de signalisation régule, dans un registre de mode (51), l'accès à la première ou à la deuxième zone de mémoire. Ceci permet d'avoir accès à la deuxième zone de mémoire (40b), même lorsqu'il est impossible de commander de manière externe la deuxième connexion d'adresse (An+1).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)