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1. (WO2005041203) MEMOIRE A SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/041203    N° de la demande internationale :    PCT/JP2004/014035
Date de publication : 06.05.2005 Date de dépôt international : 17.09.2004
Demande présentée en vertu du Chapitre 2 :    26.08.2005    
CIB :
G11C 11/41 (2006.01), H01L 27/10 (2006.01)
Déposants : NEC Corporation [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
TAKEDA, Koichi [JP/JP]; (JP) (US Seulement)
Inventeurs : TAKEDA, Koichi; (JP)
Mandataire : IKEDA, Noriyasu; The 3rd Mori Building, 4-10, Nishishinbashi 1-chome, Minato-ku, Tokyo 1050003 (JP)
Données relatives à la priorité :
2003-365436 27.10.2003 JP
Titre (EN) SEMICONDUCTOR STORAGE DEVICE
(FR) MEMOIRE A SEMICONDUCTEUR
(JA) 半導体記憶装置
Abrégé : front page image
(EN)The SRAM cells of a semiconductor storage device each comprise first and second inverter circuits loop-connected with each other to form a hold circuit; two access transistors; and a hold control transistor connected in series with a drive transistor of the second inverter circuit. While the memory cell is not accessed, the hold control transistor causes the first and second inverter circuits to form the loop-connected hold circuit for statically holding data. When the memory cell is accessed, the hold control transistor causes the first and second inverter circuits to be disconnected from the loop connection for dynamically holding data, thereby preventing data corruption that would otherwise possibly occur due to a read operation. Moreover, a sense amplifier circuit that uses a single bit line to read data from a memory cell is disposed in a space appearing in the memory cell array, thereby effectively using the area.
(FR)Les cellules SRAM d'une mémoire à semiconducteur comprennent chacune un premier et un second circuits inverseurs raccordés en boucle l'un à l'autre pour former un circuit de maintien; deux transistors d'accès; et un transistor de contrôle de maintien connecté en série avec un transistor de commande du second circuit inverseur. Lorsque la cellule mémoire n'est pas accessible, le transistor de contrôle de maintien amène le premier et le second circuits inverseurs à former le circuit de maintien raccordé en boucle pour contenir les données de façon statique. Lorsque la cellule mémoire est accessible, le transistor de contrôle de maintien amène le premier et le second circuits inverseurs à se déconnecter de la connexion en boucle pour contenir les données de façon dynamique, empêchant ainsi l'altération des données qui autrement surviendrait éventuellement du fait d'une opération de lecture. De plus, un circuit amplificateur de détection utilisant une ligne à un seul bit pour lire des données d'une cellule de mémoire est disposé dans un espace disponible dans le réseau de cellules de mémoire pour occuper effectivement cet espace.
(JA)本発明によれば、半導体記憶装置のSRAMセルは、ループ接続され保持回路を形成する第1及び第2インバータ回路と、2つのアクセストランジスタと、第2インバータ回路のドライブトランジスタに直列接続された保持制御トランジスタとから構成され、保持制御トランジスタはメモリセルが非アクセスのときには第1及び第2インバータ回路はループ接続された保持回路を形成し静的にデータ保持し、メモリセルがアクセスされたときには第1及び第2インバータ回路はループ接続が切られ動的にデータ保持させる。メモリセルがアクセスされたときに、動的にデータ保持させることで読み出し操作に伴うデータ破壊を防止することができる。 さらに、メモリセルからのデータを1本のビット線により読み出すセンスアンプ回路をメモリセルアレイの中間にできるスペースに配置レイアウトすることで面積の有効活用が図られる
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)